KC036A287同步清零和异步清零.pptxVIP

1 在同步时序逻辑电路中，触发器状态的变化仅仅发生在时钟脉冲的上升沿或下降沿，VerilogHDL提供了posedge（上升沿）与negedge（下降沿）两个关键字来进行描述。同步清零和异步清零异步清零同步清零

2 modulesync(clk,clr,en,cnt);inputclk,clr,en;output[7:0]cnt;reg[7:0]cnt;always@(posedgeclk)//clk上升沿触发beginif(clr)cnt=8’h00;//同步清0，低电平有效elseif(en)cnt=cnt+1;//计数elsecnt=cnt;//输出保持不变endendmodule同步清零同步清零和异步清零

3同步清零和异步清零异步清零 moduleasync(clk,clr,en,cnt);inputclk,clr,en;output[7:0]cnt;reg[7:0]cnt;