三态门、oc门实验报告 湖南大学数字逻辑.pdfVIP

实验二三态门，OC门的设计与仿真

一、实验目的

熟悉三态门、OC门的原理，用逻辑图和VHDL语言设计三态门、OC门，并仿真。

二、实验内容

1．用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。

2．用逻辑图和VHDL语言设计一个OC门（集电极开路门）。

三、实验原理

1．三态门，又名三态缓冲器（Tri-StateBuffer）

用途：用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着

交通信号灯的作用。

功能：三态逻辑输出三种不同的状态，其中两种状态常见的逻辑1和逻辑0，

第三个状态高阻值，称为高阻态，用Hi-Z或者Z或z表示三态缓冲器比普通缓冲

器多了一个使能输入EN，即连接到缓冲器符号底部的信号。从真值表可以看出，

如果是EN=1.则OUT等于IN，就像普通缓冲器一样。但是当EN=0时，无论输入

的值什么，输出结果为高阻态（Hi-Z）。

逻辑图

真值表

ENAOUT

00Hi-Z

01Hi-Z

100

111

波形图

2．OC门，又名集电极开路门（opndrn）

用途：集电极开路门（OC门）是一种用途广泛的门电路。典型应用是

可以实现线与的功能。

逻辑图

真值表

AB

00

1Hi-Z

波形图

四、实验方法与步骤

实验方法：

采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是AlteraEPF10K20TI144_4的

FPGA试验箱。

实验步骤：

1、编写源代码。打开QuartusⅡ软件平台，点击File中得New建立一个文件。编写

的文件名与实体名一致，点击File/Saveas以“.vhd”为扩展名存盘文件。VHDL

设计源代码如下：

三态门：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYtri_sIS

PORT(

enable,datain:INSTD_LOGIC;

dataout:OUTSTD_LOGIC

);

ENDtri_s;

ARCHITECTUREbhvOFtri_sIS

BEGIN

PROCESS(enable,datain)

BEGIN

IFenable=1THENdataout=datain;

ELSEdataout=Z;

ENDIF;

ENDPROCESS;

ENDbhv;

OC门：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYocIS

PORT(

datain:INSTD_LOGIC;

dataout:OUTSTD_LOGIC

);

ENDoc;

ARCHITECTUREbhvOFocIS

BEGIN

PROCESS(datain)

BEGIN

IF(datain=0)THEN