D触发器的设计实验报告.docxVIP

EDA实验报告书

姓名XXX_学号XXXXXXX实验时间

课题名称

上升沿触发的D触发器的设计

实验目的

.初步掌握QuatusII软件的使用方法

.掌握采用VHDL语言设计常见时序逻辑电路的方法

.理解时钟信号和使能信号在VHDL语言中的表述方法。

.进一步熟悉VHDL语言的常见语句

设计要求

.设计一个带使能信号的上升沿触发的D触发器。其中

EN二1时触发器正常工作.

.设计带有使能端的JK触发器设计程序

设计思路

D触发器的四个端口CLK,D,en,Q数据类型定义为STD_LOGIC,再根据各输入输出的功能编写程序。使上升沿触发，en为控制

端。

设计原理图及源程序

源程序：

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYDFIS

PORT(CLK,D,EN:INSTD_LOGIC;

Q:OUTSTD_LOGIC);

END;

ARCHITECTUREbhvOFDFIS

SIGNALQI:STD_LOGIC;

BEGIN

PROCESS(CLK,Q1)

BEGIN

IFCLKEVENTANDCLK二T

THENIFEN=*r

THENQI<=D;

ENDIF;

ENDIF;

ENDPROCESS;

Q<=Q1;

ENDbhv;

带有使能端的JK触发器设计程序

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

ENTITYJKFIS

PORT(CLK,J,K,EN:INSTD_LOGIC;

Q,NQ:OUTSTD_LOGIC);

END;

ARCHITECTUREbhvOFJKFIS

SIGNALQ_S,NQ_S:STD_LOGIC;

BEGIN

PROCESS(CLK,J,K)

BEGIN

IFCLKEVENTANDCLK=*0'THEN

IFEN=TTHEN

IFJ=OANDK=TTHENQ_S<=O;NQ_Sv=T;

ELSIFJ=TANDK=OTHENQ_S<=T;NQ_S<=O;

ELSIFJ=TANDK=TTHENQ_S<=NOTQ_S;NQ_S<=NOTNQ_s;

ENDIF;

ENDIF;

ENDIF;

ENDPROCESS;

Q<=Q_S;

NQ<=NQ_S;

ENDbhv;

Siauletion,?▼efox*，

Simulationmode：Timing

仿真波NameValueat10.0ns■0CLKB0*1DB132

仿真波

Name

Valueat

10.0ns

■0

CLK

B0

*1

D

B1

32

EN

B1

?3

Q

B0

Simulationmode：Timing

MasterTimeBar:

409-s5O.Qns60.C

10.0ns?|Pointer: 31.65nsInterval: 21.65nsStart:

氐MasterTimeBar:

15.675n$<Pointer: 44.85n$Interval:

29.18n$

Start:

列举QuatusII和MaxplusII软件在使用过程中的不同之处

1、推荐用于所有新的CPLD、FPGA和结构化ASIC设计

1）支持新的MAX?HCPLD以及Cyclone1%Stratix^和StratixIIFPGA以及HardCopy

问题讨论1M结构化Asic

问题讨论

2）支持MAX、FLEX?和ACEX@设计

2、更快的按键式性能表现，更适用于引脚锁定的情况

3、出众的集成化综合支持

4、友好的MAX+PLUSIIlook-&-feel选项

5、转换MAX+PLUSII工程的增强功能

操作成绩

报告成绩

教师评分6、许多设计人员使用QuartusII软件，并且对其印象深刻

教师评分

教师签名

日期