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第4章组合逻辑建模VerilogHDL数字系统设计及实践

学习指南【知识目标】（1）了解组合逻辑建模的概念和作用；（2）了解VerilogHDL组合逻辑建模的各个层次及其相关描述方法。【技能目标】（1）掌握利用VerilogHDL三种主要描述方式进行组合逻辑建模；（2）学会描述常见的组合电路。【重点难点】（1）各个层次描述形式的特点和差别；（2）三态驱动电路的描述。

4.1数字电路建模方式小提示：VerilogHDL语法的分类是根据仿真机制和描述形式的不同而划分的，并不是与实际电路结构一一对应的。所谓建模方式，是指建立带有某种实际功能的电路结构。该电路模型若可以综合，往往与实际的电路器件相对应；若不能综合，则电路模块的接口处应表现出一种特定的功能（如产生仿真时钟，或生成满足某种协议的激励信号等等）。图4.1常见的电路设计整体模型被测对象（DesignUnderTest）通常是可综合的组合和时序逻辑模型，代表需要设计的芯片本身。Testbench通常是不可综合的行为级仿真模型，用于在仿真阶段给被测对象添加测试激励，并且检测被测对象的输出是否满足功能规范的要求。

4.1数字电路建模方式可综合的建模方式一般分为组合逻辑建模和时序逻辑建模，其区别在于电路中是否使用了具有存储功能的存储单元（如寄存器，锁存器等）。在组合逻辑中，任意时刻的稳定输出，只决定于该时刻的输入值，而与该时刻之前的输入值没有关系。时序逻辑则和组合逻辑相反，即时序逻辑的输出与当前时刻的输入和先前的输入都有关。图4.2组合逻辑示意图组合逻辑主要用于进行电路中的数学和逻辑运算，如实现加法、乘法、与、非运算等。组合逻辑没有“记忆”功能，即任何时刻输入变化时，输出也在同一时刻变化。

4.2数组合逻辑的门级描述

组合逻辑的门级建模，是指利用VerilogHDL门级描述的方式来设计组合逻辑电路。门级描述属于VerilogHDL层次化描述方式，即通过直接实例化VerilogHDL语言提供的预定义门单元的方式来构建组合逻辑电路。新构建的组合逻辑电路模块又可以被再次实例化，以形成更大的组合逻辑功能电路。VerilogHDL语言提供了26种预定义的基础门单元，这里介绍常用的几种表4.1VerilogHDL常用预定义门单元模块名逻辑功能and与门nand与非门or或门nor或非门xor异或门xnor同或门buf缓冲器not非门bufif0三态缓冲器（控制信号低有效）bufif1三态缓冲器（控制信号高有效）notif0三态非门（控制信号低有效）notif1三态非门（控制信号高有效）

4.2组合逻辑的门级描述

4.2.1与门、或门以及同类门单元在VerilogHDL编程中实例化此类门单元需要用下列关键字中的一个作为实例化的模块名：andnandnororxorxnor由于数字电路的复杂性，使用门级描述进行建模的时，往往需要用到大量的门单元。不提供实例名的实例化方式为大规模进行门单元实例化减少了工作量，让使用门级描述进行建模更为方便和高效。4.2.2缓冲器和非门和与/非类门单元相反，缓冲器和非门具有一个输入端口，以及一个或多个输出端口。在VerilogHDL编程中实例化此类门单元需要用下列关键字中的一个作为实例化的模块名：bufnot4.2.3三态门缓冲器和非门都提供带控制端口的三态形式的门单元，我们称之为三态缓冲器和三态非门。三态门在控制信号有效的时候才能将输入信号传递到输出端口，当控制信号无效时，三态门输出高阻态。在VerilogHDL语言编程中实例化此类门单元需要用下列关键字中的一个作为实例化的模块名：bufif0bufif1notif0notif1

4.2组合逻辑的门级描述

警告：小心设计你的三态驱动电路设计三体驱动电路时，必须小心设计控制信号，以保证在同一时刻，所有输出三态门的控制信号只有一个有效。例如，在设计读/写复用的总线驱动电路时，读写控制信号往往作为三态门的控制信号。4.2.4门级描述实例表4.2一位全加器的真值表输入输出cinabsumcout0000000110010100110110010101011100111111由真值表可以写出全加器的逻辑表达式为：

4.2组合逻辑的门级描述图4.3一位全加器