复印机逻辑控制电路.pdf

《数字逻辑》课程设计报告

设计题目复印机逻辑控制电路

学生姓名及学号

合作者姓名及学号

专业班级

任课教师

一、设计题目

复印机逻辑控制电路

设计任务和基本要求：

复印机逻辑控制电路的设计要求如下：

1.设置复印数。从键盘（0--9）输入复印的张数。

2.显示复印数。显示位数为三位（或两位），最大数为999（或99）。

3.运行（RUN）键后，电路就自动工作。

4.显示的复印数能自动递减。每复印一张，数字递减一次，直到0就停机。

二、所用主要器件和设备

TDS系列数字电路实验系统

ISP系统可编程器件以及《数字逻辑》课程实验所用部分中、小规模集

成电路等

PC计算机

器件：ISP1032E可编程逻辑器件以及数据选择器、触发器、移位寄存器、

计数器及基本门电路等

软件：在Windows平台上运行的ispLEVER编程软件

三、设计思想

用递减计数器实现复印机功能

1、设置复印数：递减计数器预置端低电平有效，将预置端置低电平，则可

以通过计数器输入端（八个开关代表八位二进制码）预置一个00—99之间的数，

即复印数。

2、显示复印数：将计数器的输出端接数码显示管，则计数器的当前数值就

可以通过数码显示管显示出00—99之间的二位十进制数。

3、复印数自动递减：计数器外加时钟脉冲信号，当计数器的预置端无效且

清零端也无效的时候计数器开始工作，此时在时钟脉冲的上升沿复印数自动减

一，由于时钟脉冲信号是连续的，所以复印数能自动递减并且能在数码显示管上

显示出递减过程，当复印数减至00时计数器停止工作。

用分频器实现1Hz的时钟脉冲信号的输入：

将100kHz的时钟脉冲信号通过分频器变成1Hz的时钟脉冲信号，1Hz的时

钟脉冲信号加到计数器的输入端时，计数器数值每一秒减一。

四、设计步骤及程序

整体构想：将分频器生成一个VHDL组件“fenpin”，将计数器生成一个VHDL

组件“jishu”，然后用一个VHDL程序“dingceng”对这两个组件进行调用实现

复印机逻辑控制电路的功能。

1、用VHDL语言设计分频器，其程序如下：

Libraryieee;

Useieee.std_logic_1164.all;

Useieee.std_logic_arith.all;

Useieee.std_logic_unsigned.all;

entityfenpinis

Port(clk:instd_logic;

sr:outstd_logic);

Endfenpin;

Architecturefpoffenpinis

signalclk_s:std_logic;

Begin

Process(clk)

variablecount:integerrange0to99999;

Begin

IFclk'eventANDclk='1'THEN

ifcount=99999then

clk_s<='1';

count:=0;

else

count:=count+1;

clk_s<='0';

endif;

endif;

endprocess;

sr<=clk_s;

endfp;

2、用VHDL语言设计递减计数器，其程序如下：

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_signed.all;

en