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TitleVivado从此开始Part2AClassroomGuidetoTimingsAnalysisOverviewThiscourseguideoutlinesthefundamentalconceptsandterminologiesoftiminganalysisinFPGAdevicesInthisoverview,wellprovideacomprehensiveintroductiontobas
BasicConceptandTerminologyofTimingAnalysis
LaurenGao
Agenda
Launchedgevs.Captureedge
Timingpath
Dataarrivaltimevs.Datarequiredtime
Setupslackvs.Holdslack
Launchvs.CaptureEdges
regaDataPathDelayregb
DQDQ
TTsu
suTCOTTCO
Thh
BUFG
clk
LaunchEdgeCaptureEdgeNextLaunchEdge
DataValid
LaunchEdge:theedgewhich“launches”thedatafromsourceregister
CaptureEdge:theedgewhich“captures”thedataatdestinationregister
(withrespecttothelaunchedge,selectedbytiminganalyzer;typically1cycle)
FourTypesofTimingPath
FPGADevice
BoardBoard
DeviceAInternalDelayregaDataPathDelayregbInternalDelayDeviceB
dinadouta
DQDQDQDQ
InputTsuTsuOutput
DelayThTCOThTCODelay
BoardClock
BoardClock
BUFG
clkStartpoint
DataPathDelay
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