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数字逻辑电路组原实验数电.pdf

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    一、实验目的

    本实验的目的是学习DE2-70开发板上时钟源的使用，并结合计数器的设计

    方法学习计时器的设计。

    二、实验原理

    如果计数器的始终输入端输入一个固定频率的时钟，那么计数器就变成了

    计时器。

    DE2-70开发板有两个分别产生28.86MHz和50MHz时钟信号的振荡器。两

    个时钟信号都连接到FPGA，可以为用户的逻辑电路提供时钟。

    将那些时钟信号作为计数器的时钟信号，即可以构成一个计时器：

    计时时间=脉冲个数*脉冲周期

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