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本发明提供一种支持浮点数尾数乘法的存算一体乘法器，其至少包括译码阵列、存储器以及加法阵列，利用该乘法器进行乘法运算时，被乘数以部分积的形式配置在存储器内，乘数以特定位宽为单位划分成片段，以片段为单位串行地加载到译码阵列输入端，直到完成一个完整乘数的输入，译码阵列根据输入的乘数片段选通存储器中相应存储器行，存储器输出相应部分积，加法阵列基于部分积进行错位相加并输出乘法结果，与传统存算结构相比，该乘法器可大大减少部分积累加的次数，从而降低动态功耗，提高运算速度。
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN118092855A
(43)申请公布日2024.05.28
(21)申请号202410142246.6
(22)申请日2024.02.01
(71)申请人复旦大学
地址200433
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