（硕士论文）应用于ILP处理器的编译器导向低功耗并行度调变算法.pdfVIP

应用于ILP处理器的编译器导向低功耗并

行度调变算法

Compiler-guidedLow-powerParallelism

ScalingAlgorithmforILPProcessors

摘要

近些年来，得益于尺寸缩小技术的发展，为了满足用户对于设备执行速度

的需求，指令级并行(InstructionLevelParallelism,ILP)处理器架构被广泛应用于

嵌入式系统领域。然而，不同的应用程序运行在ILP处理器上时，对于硬件资源

和并行度的需求量有所差异，甚至是在同一支应用程序中差异也很明显，如果

执行一支程序时都固定使用统一的高并行度，必然会引起硬件资源的浪费和产

ILP

生不必要的漏电功耗，因此，设计高能量效率的处理器来平衡功耗和速度已

经成为目前嵌入式系统研究需要解决的关键问题之一。本文的主要目的就是在

满足运算效能需求的前提下，尽可能降低能量消耗。

本文主要从硬件结构改进和软件算法优化两方面降低漏电耗能。在硬件方

面，采用已有的PGRF-VLIW处理器架构，该处理器架构把功能单元和寄存器堆

划分为若干个独立的能量单元，并且每个能量单元都采用能量门控技术作为电

流开关控制该能量单元的开启和关断，这种细粒度的电源管理方式可以使处理

器的漏电功耗随着并行度的减小而降低；在软件方面，提出了并行度调变算法，

该算法使程序运行在ILP处理器上时，能够根据自身的硬件资源和并行度需求调

整并行度。该算法主要由三个阶段组成：(1)把整个程序切割为若干个合适尺寸

(power-gatingregion,PGR)(2)PGR

的区域；通过分析各的资源需求量和能量效率

(3)

设置合适的并行度；用每个区域设置的并行度重新调度该区域的指令，并且

在每个区域中插入电源门控指令来控制硬件资源的开启和关断。

本文利用CoreMarkpro标准测试集中的应用程序进行多种类型代码的测试；

在台积电(TSMC)40nm工艺下，搭建PGRF-VLIW处理器架构，进行功耗分析。

实验结果表明，对于那些自身并行度需求量变化明显的应用程序，与传统的所

有硬件都开启的模式相比，采用并行度调变算法的寄存器中静态耗能可以减

少30.46%–64.06%；而且，并行度调变算法在状态转换过程中额外耗能也远小

于Tabkhi算法的额外耗能。

关键词：低功耗，电源门控技术，编译器，寄存器堆，ILP处理器

I

ABSTRACT

Recentyears,benefitedfromtechnologyscaling,instruction-levelparallelism(ILP)

processorshasbeenwidelyusedinembeddedsystemstoimprovespeed.However,the

requirementofhardwareresourcesandparallelismchangesbetweenapplications,even

withinanapplicationrunningonILPprocessors.Fixedhighparallelismcouldresultin

poorutilizationofresourcesandextraleakageenergy.Asaresult,designingenergy-

emcientILPprocessorstotradeofpower/speedhasbeenacriticalissueincurrent

researches.Theaimofthispaperistominimizeenergyconsumptionunderthepremise

ofmeetinguser-specifiedexecutiondeadline.