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9.2三总线扩展方式

并行总线工作时序—读

P0：分时输出地址和数据

P2：一直输出地址

ALE：在P0口输出地址时为高电平，

可用于锁存低位地址

并行总线工作时序—写

#WR在总线“输出数据”时，自动为“0”

可用#WR控制外设，在其低电平时将数据

写入外设

并行总线（三总线）结构

P0D0~D7数据总线

51

锁存器A0~A7

单ALE

地址总线

片P2A8~A15

机PSEN

控制总线

#WR

#RD

地址总线：P0口（低8位地址）+P2口（高8位地址）

数据总线：P0口（8位）

并行总线（三总线）结构

控制总线：ALE、#PSEN、#WR、#RD

ALE：锁存地址

#PSEN：选通外部程序存储器

#WR、#RD：控制外设

译码电路

三总线上可能有多个外设，一个时刻，单片

机只能与一个外设交换数据

每个外设都有一些输入控制引脚，当其有效

时与单片机通信

一个时刻，只能有一个外设的控制引脚有效

译码电路：产生控制信号的电路

译码方式

译码电路的输入：地址线+控制线

CPU访问特定的地址时，会触发外设工作

这个地址就可以当作这个外设的“地址”

线选法

译码方式全译码法

部分译码法

线选法

外外

设设

12

用一根高位地址线控制外设的控制引脚

优点简单

缺点浪费地址空间

线选法设计实例

51单单单

U1

139D0219a

2P1.0(T2)(AD0)P0.038D13D0Q018b

3P1.1(T2EX)(AD1)P0.137D24D1Q117c

4P1.2(AD2)