集成电路原理课件延时-edited.pptx

延时1.延时理解及模型构建延时定义瞬态响应模型RC延时模型Elmore延时模型2.延时分析单位反相器到逻辑门电路版图设计影响线性延时模型路径逻辑努力

Background一块好芯片的俩个最重要的指标是速度（延时）和功耗，在大多数设计中，当考虑速度时，许多逻辑路径其实都不需要做任何有意的设计努力，因为这些路径对于系统的时序目标来说已经足够快，但有一些路径限制系统工作速度，因而需要关注时序细节的关键路径，分别在四个层次上受到影响结果/微结构级逻辑级电路级版图级芯片设计其中一个最重要的目的，就是规划延时延时

延时：延时的定义延时：指的是特定器件或模块输入输出的时序关系， 我们在反相器中所讨论的延时，指的是输入 变化到输出发生变化所需要的时间（一般以 到达VDD/2的时间取点）对于复合逻辑，和输入端口的输入模式有关对于多器件级联，与输出所经历的路径有关互联线也会带来延时最典型的为全局时钟信号的延时

知识回顾：输入模式的主要分析方法分析的几个切入点对于并联的晶体管，需要考虑晶体管的导通数量对于串联的晶体管，需要考虑其阈值受到的影响（中间节点电势）对于中间节点，需要考虑其充放电的状态或过程ABABFintABABFintFintCintCL

延时：延时的定义?延时的定义传播污染最大最小按输出的反转上升tpdrtcdr下降tpdftcdf传播延时与上升/下降时间关系曲线

延时：反相器的传播延时传播延时：表示从输入超过50%到输出超过50%之间的时间没有最大、最小之分，但有上升、下降之分通常把传播延时tpd称为延时tpdf（传播下降延时）tpdr（传播上升延时）

延时：计算到达时间?Weste,ch.4121233?

模拟的例子：NAND门传播延时，输入模式相关从逻辑符号看，A和B端口是对称的从晶体管电路图看，对称性指存在于上拉网络模式共有3种上拉的情况（上升）3种下拉的情况（下降）可从静态或动态的角度分析参见RabaeyChap6.2.1ABABFintABF

模拟的例子：NAND门传播延时，输入模式相关延时的增加的最大改变在上升/下降时间的变化量化的一般标准是上升或下降经过VDD/2的时间点tpdrtcdrRabaey,ch.6上升下降

瞬态响应：电容放电过程的形式注意电阻放电的电压改变是随着电压变化的电流随电压降低而降低电流保持不变电阻放电电流源放电VVIR+-+-VtVtdVdtdVdtdVdt

ABVB=VDDVG=VA=VDD稳态ABVB=VDDVG=VA=0初态瞬态响应计算延时最基本的方式是建立起所关注电路的物理模型，写出描述输出电压和输入电压及时间关系的微分方程，这些微分方程的解就称为瞬态响应，而延时就是当输出达到VDD/2时所需要的时间。

瞬态响应：分析

瞬态响应:分段法公式注意β已经包含了μ,Cox,和W/L假设NMOS瞬间导通，PMOS瞬间截止，过程描述NMOS导通后以NMOS的饱和区分界，即VB=Vds=Vg-Vt=VDD-Vt其中，Vg=VDD，VB=Vds根据观察电路得到根据NMOS的IV特性求得（Weste，Eq.2.2）与实际情况的偏差未考虑沟道调制效应（饱和区IV曲线有斜率，偏离理想电流源）未准确描述饱和及电阻区交界处的实际情况未考虑PMOS截止所经历的饱和及电阻区Weste饱和区电阻区

瞬态响应:分段法000.5120406080(V)t(ps)阶跃输入恒定电阻放电电流源放电12VDD-Vt1212取VG=VDD曲线分段模型VDDVDD-VtVDSIDSVDSIDSVDSIDSVDD/2

000.5120406080(V)t(ps)阶跃输入SPICE模型（A）肖克利模型（B）自举（Bootstrapping）瞬态响应：与SPICE模型比较A线预测的传播延时稍长于B，这是因为在长沟道模型中采用的迁移率没有充分考虑速度饱和和迁移率退化的影响B在下降之前有一个瞬间的上升，这一效应称为自举12.5(ps)15.8(ps)

000.5120406080(V)t(ps)阶跃输入SPICE模型RC模型肖克利模型自举（Bootstrapping）12.5(ps)15.8(ps)瞬态响应：与SPICE模型、RC模型比较Weste，Ex4.1Wn1μmnMOS宽度Cout20fF输出（负载）电容L50nm沟道长度VDD1.0V电源电压Vt0.3V阈值电压tOX10.5?栅氧厚度μ80cm2/V·s迁移率

瞬态响应：仿真的例子使用Multisim和MOSIS的TSMC0.25μm工艺未考虑扩散电容基于SPICE的MOSLEVEL3可与Rabaey的Ex5.5比较tpdf和tpdr是多大？tcdf和tcdr是多大？

瞬态响应：流程分析模型建立