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可编程逻辑器件
主讲祁才君
电工电子基础教学中心
PARTIPLD器件的原理和电路结构
PARTII开发PLD器件的一般流程
PARTIIIVHDL硬件描述语言简介
PARTIV逻辑功能的仿真测试
1仿真测试概述
仿真目的
•检验逻辑设计是否满足设计要求
•检查每种输入逻辑组合下的输出是否满足期望要求
仿真任务
•编写仿真测试输入/输出文件（TESTBENCH)
•应用仿真工具比较各种组合下逻辑设计输出与期望输出
仿真测试能否省略？
•可以省略，直接将逻辑设计下载至PLD芯片，通过实际
测试验证设计是否正确，但实测工作量很大。
2仿真设计流程
生成各种需测试的激励信号
确定期望仿真结果（这部分工作量很大！）
利用EDA工具计算各种激励下的逻辑设计输出
•某激励下逻辑设计输出与期望输出一致——PASS
•某激励下逻辑设计输出与期望输出不同——FAIL
2.1仿真测试文件设计
采用图示化工具生成仿真测试文件
应用HDL语言编写仿真测试源文件
2.2仿真测试的期望输出如何处理？
将期望结果写入数据库，仿真输出与数据库比较
编写自校验测试矢量文件
不确定期望输出，通过观察仿真结果波形人工判别
是否达到期望要求
3基于HDL语言的仿真测试源文件
3.1仿真测试文件的结构（与普通HDL源文件类似）
库说明和包集合引用部分
实体说明部分（空）
构造体部分
(1)被仿真元件的引用声明
(2)信号定义(信号名通常与仿真元件端口同名)
(3)测试对象HDL元件的实例化
(4)生成每个输入激励信号
3.2激励信号的产生方法
•用代入语句生成激励信号源
•用进程语句生成激励信号源
3.2.1应用代入语句生成非周期信号
例，假定初始状态等于0，要求生成如下clr信号
clr
t(ns)
0510
•代入语句法
clr=1after5ns,0after10ns;
3.2激励信号的产生方法
3.2.2应用进程生成各种激励信号
（1）应用进程生成非周期信号
例：上例的clr信号生成
clr
t(ns)
0510
3.2.2应用进程生成各种激励信号
（2）应用进程生成周期信号
例，用进程语句生成周期100ns的时钟信号
3.2.2应用进程生成各种激励信号
（3）应用进程同时生成多个周期信号
例，生成如下二个周期信号
two_clk:process
begin
CLK1=1after5ns,0after10ns,1after20ns,0after25ns;
CLK2=1after10ns,0after20ns,1after25ns,0after30ns;
waitfor35ns;即上信号至35ns后周期重复.
endprocess;
3.2.3生成循环数据的方法
例：以20ns间隔生成一位全加器的a/b/c0的8个组合
**由于使用类型转换函数，必须包含USEieee.std_logic_arith.all;
3.3测试矢量文件示例
例，7段显示译码器(假定已完成逻辑功能的VHDL描述)
bcd(6)
d
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