电子行业2024年中期策略研讨会：大算力时代必经之路，先进封装正崛起-240614.pdf

大算力时代必经之路，

先进封装正崛起

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1.1

先进封装助力“超越摩尔”，实现高集成、小面积、低功耗。1965年5月，仙童半导体

和英特尔的联合创始人之一戈登·摩尔发表论文预测：芯片上的晶体管数量大约每两年翻

一番，性能也将提升一倍，或成本下降一半。如今，集成电路的发展受“存储墙”“面

积墙”“功耗墙”和“功能墙”的制约。

图：图1：摩尔定律自2005年后逐渐减缓图：台积电12英寸晶圆价格随制程呈指数增长

资料来源：公司公告，ASML，国泰君安证券研究请参阅附注免责声明4

1.1

针对“存储墙”，即处理器的峰值算力每两年增长3.1倍，而DRAM的带宽每两年增长

1.4倍，使存储器发展速度远落后于处理器。通过TSV、微凸块等先进封装技术制备

HBM（高带宽存储器），能够大幅提升内存带宽，并将其与GPU通过interposer相连，

可以实现存储器与处理器之间数据的超近距离传输。

图：集成电路“存储墙”挑战

资料来源：OPCproject

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1.1

针对“面积墙”，即芯片尺寸受限于光刻机的光罩极限，突破光罩面积将付出极高成本。当前最先

进的极紫外光刻机的最大光罩面积为858mm2（26mm×33mm）,突破光罩面积将付出极高成本。

2

此外，随着芯片面积增加，良率随着面积增大而下降。如，工艺成熟后，芯片面积从213mm增加

至777mm2，良率从59%下降到26%，使得成本大幅提升。而通过先进封装技术集成多颗芯片如

“chiplet”异构集成技术，将大芯片拆分成多颗芯粒，以搭积木的形式将不同功能、不同合适工艺节

点制造的芯粒封装在一起，是突破“面积墙”的一种低成本主流方案。

图：集成电路“面积墙”挑战图：芯片良率随着芯片面积增加而迅速下降图：典型Chiplet架构

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资料来源：《先进封装技术的发展与机遇》