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基于FPGA的直接数字频率合成器的

设计和实现

摘要：介绍了利用Altera的FPGA器件

实现直接数字频率合成器的工作原理、设计

思想、电路结构和改进优化方法。

关键词：直接数字频率合成现场可编程门

阵列

直接数字频率合成是从相位概念出发直接

合成所需要波形的一种新的频率合成技术。

目前各大芯片制造厂商都相继推出采用先

进CMOS工艺生产的高性能和多功能的DDS

芯片，为电路设计者提供了多种选择。然而

在某些场合，专用的DDS芯片在控制方式、

置频速率等方面与系统的要求差距很大，这

时如果用高性能的FPGA器件设计符合自己

需要的DDS电路就是一个很好的解决方法。

ACEX1K是Altera公司着眼于通信、音频处

理及类似场合的应用而推出的FPGA器件芯

片系列，总的来看将会逐步取代FLEX10K

系列，成为首选的中规模器件产品。它具有

如下特点

ACEX1K采用查找表和EAB相结合的结构，

特别适用于实现复杂逻辑功能存储器功能，

例如通信中应用的数字信号处理、多通道数

据处理、数据传递和微控制等。

典型门数为1万到10万门，有多达49152

位的RAM。

器件内核采用电压，功耗低，能够提供高达

250MHz的双向I/O功能，完全支持33MHz和

66MHz的PCI局部总线标准。

具有快速连续式延时可预测的快速通道互

连；具有实现快速加法器、计数器、乘法器

和比较器等算术功能的专用进位链和实现

高速多扇入逻辑功能的专用级连接。

ACEXEP1K50具有典型门数50000门，逻辑

单元2880个，嵌入系统块10个，完全符合

单片实现DDS电路的要求。因此采用它设计

DDS电路，设计工具为Altera的下一代设计

工具Quartus软件。

1DDS电路工作原理

图1所示是一个基于的DDS电路的工作原理

框图。

DDS的工作原理是以数控振荡器的方式产生

频率、相位可控制的正弦波。电路一般包括

基准时钟、频率累加器、相位累加器、幅度

/相位转换电路、D/A转换器和低通滤波器。

频率累加器对输入信号进行累加运算，产生

频率控制数据X。相位累加器由N位全加器

和N位累加寄存器级联而成，对代表频率的

2进制码进行累加运算，是典型的反馈电路，

产生累加结果Y。幅度/相位转换电路实质上

是一个波形寄存器，以供查表使用。读出的

数据送入D/A转换器和低通滤波器。

具体工作过程

每来一个时钟脉冲Fclk，N位加法器将频率

控制数据X与累加寄存器输出的累加相位数

据相加，把相加后的结果Y送至累加寄存器

的输入端。累加寄存器一方面将在上一时钟

周期作用后所产生的新的相位数据反馈到

加法器的输入端，以使加法器在下一时钟的

作用下继续与频率控制数据X相加；另一方

面将这个值作为取样地址值送入幅度/相位

转换电路，幅度/相位转换电路根据这个地

址输出相应的波形数据。最后经D/A转换器

和低通滤波器将波形数据转换成所需要的

模拟波形。

相位累加器在基准时钟的作用下，进行线性

相位累加，当相位累加器加满量时就会产生

一次溢出，这样就完成了一个周期，这个周

期也就是DDS信号的一频率周期。

DDS输出信号的频率由下式给定

Fout=(X/Y)×Fclk

假定基准时钟为70MHz，累加器为16位，则

Y=216=65536

Fclk=70MHz

再假定X=4096,则

Fout=(4096/65536)×70=

可见，通过设定相位累加器位数、频率控制

字X和基准时钟的值，就可以产生任一频率

的输出。DDS的频率分辨率定义为

Fout=Fclk/Y(2)

由于基准时钟一般固定，因此相位累加器的

位数就决定了频率分辨率。如上面的例子，

相位累加器为16位，那么频率分辨率就可

以认为是16位。位数越多，分频率越高。

2利用FPGA设计DDS电路

在用FPGA设计DDS电路的时候，相位累加

器是决定DDS电路性能的一个关键部分，小

的累加器可以利用ACEX器件的进位链得到

快速、高效的电路结构。然而由于进位链必

须位于临近的LAB和LE内，因此长的进位

链势必会减少其它逻