第11章 基于FPGA的嵌入式软件测试技术.ppt

FPGA软件等价性检查准备在进行等价性验证之前，应建立如图所示的工程文件目录结构mangen：设计师手工设计的verilog和VHDL源代码coregen：被测工程中开发工具生成的IP核文件以及RAM（或ROM）初始化文件par：网表文件夹，包括布局布线后的网表或者综合后的网表，该网表属于结构化描述网表，有别于时序分析和时序仿真的网表doc：文档目录，包括原始文档和测试记录文档文件。原始文档用于辅助分析出现的不等价原因，测试记录文档用于记录经过分析后确实存在问题的不等价项script：如果使用脚本执行，在此文件夹中可放置脚本文件FPGA软件等价性检查步骤当进行逻辑等价性检查的测试条件满足后，且被测件已经准备完毕后，即可开始对软件进行逻辑等价性检查了，具体的逻辑等价性检查步骤如下：启动与设置。正确启动逻辑等价性检查工具，在工具中按照要进行的对比情况以及工程的情况，进行设置。选择相应的器件以及综合或布局布线的工具的信息设计建立。在这个阶段包含两方面的设计内容：一个是GoldenDesign，需要添加源代码，另外一个是RevisedDesign，需要添加综合后或布局布线后的网表文件添加约束。添加约束是为了使等价性检查是在有约束的一组输入和当前的状态值下进行，添加的约束可以有输入约束、状态约束、布尔约束等，可以在后续的调试过程中添加FPGA软件等价性检查步骤建立初始状态。时序等价性检查需要一个定义的初始状态，初始状态设置一个值（0或者1或者非定义的）赋给其他的状态MAP映射。与设计和定义的比较点之间端口相关的映射步骤。在EC-FPGA中比较点可以是输出、状态或者内部网表名，映射可以自动映射也可以用户自定义映射COMPARE比较。映射完成后，对FPGA设计进行等价性检查，采用比较命令，生成反例调试和迭代。当一个比较点被证明是不等价的，360EC-FPGA生成一个反例，需要对反例进行分析调试。时序反例依据时间作为一个额外的参数。反例在一个时间的间隔赋值给基本的输入。理解为什么在一个比较的点失败，有必要分析从多个时间步骤的信号的值。时序反例仅仅依据初始状态和设计的基本输入。增加更多的状态映射和内部网表的映射非常有用，进行迭代，以为了缩小错误的区域以及找到不匹配的地方习题与思考题1、请简述功能仿真测试和时序仿真测试的区别。2、如何搭建一个完整的仿真测试环境？3、请简述静态时序分析的原理。4、逻辑等价性测试需要检查的对象有哪几种？5、功能仿真测试、静态时序分析和逻辑等价性检查能否代替时序仿真测试？第十章基于FPGA的嵌入式软件测试技术本章要点FPGA测试流程及基本方法FPGA静态测试FPGA仿真测试FPGA软件形式化验证*/3711.1FPGA测试流程及基本方法FPGA测试流程主要包含以下几个步骤：确定验证任务验证项目计划验证项目分析编码规则检查人工走查仿真测试、逻辑等价性检查时序分析回归验证验证总结、验收评审FPGA测试流程FPGA测试流程如图所示：FPGA测试方法FPGA测试方法有设计检查、功能仿真、时序仿真、逻辑等价性验证、静态时序分析和板级测试等设计检查是指依据设计文档或设计准则，对代码和设计的一致性、代码执行标准情况、代码逻辑表达的正确性、代码结构的合理性以及代码的可读性进行审查，设计检查的主要形式包括编码规则检查和人工代码走查。逻辑等价性是指通过相应的工具，如Formality，对设计的RTL级代码、逻辑综合后的网表文件、布局布线后网表文件展开亮亮文件的逻辑等效性对比，人工需要对工具的比对结果信息进行二次分析，对不等价的比对点展开问题追踪和定位。静态时序分析是指分析逻辑综合或布局布线后得到的静态时序信息，根据信息找出不满足建立/保持时间路径以及不符合约束路径的过程。FPGA测试方法FPGA测试方法有设计检查、功能仿真、时序仿真、逻辑等价性验证、静态时序分析和板级测试等功能仿真是对RTL级代码进行功能仿真验证，验证设计逻辑功能是否正确的过程，功能仿真不考虑延时信息，如图11-2所示为简单的功能仿真示意图，通过向待测试软件（DUT）发送激励，然后通过观察响应来检查其功能的正确性。功能仿真要求语句、分支、条件等覆盖了达到100%，对未覆盖的语句和分支等进行未覆盖分析及影响域分析。时序仿真是在布局布线完成后开展的仿真，时序仿真需要考虑门级演示和走线延时，由于时序仿真需要的仿真时间较长，在实际测试中应有针对性的开展时序仿真测试。11.2FPGA静态测试静态测试是指不实际运行软件代码，仅通过分析或检查源程序的语法、结构、过程、接口等来检查程序的正确性。静态方法通过程序静态特性的分析，找出欠