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LDPC编译码算法研究及编码器的VLSI实现的开题报告

一、选题背景及意义

低密度奇偶校验码（Low-DensityParity-CheckCode，LDPC）作为近年来应用非常广泛的一种纠错码，在信号处理、数据传输、存储等领域都有广泛的应用。尤其在磁盘、FLASH等储存设备中被广泛采用，同时在物联网、5G通信等领域也有广泛应用。LDPC码具有码长长、码率高、纠错性能优秀、解码是理论上最优解等优点，因此被视为下一代通信系统中一个重要的编码方案。

在实际应用中，除了LDPC编码算法在性能上的优势，其高复杂度也是一个相对困难的问题。因此，相对于软件实现，硬件实现是进行LDPC编码的重要方法，并且现今的电子数字处理系统对其进行硬件加速已经成为一个热门研究方向。在LDPC编码器的VLSI实现时，如何提高编码器的编码速度，增加其并行度，同时保持编码器的可扩展性等，也是一个非常重要的问题。

二、研究内容及技术路线

本文将主要研究LDPC编译码算法的优化，并尝试通过硬件实现来提高编码速度及提高编码器的可扩展性。具体而言，本文第一部分将先进行LDPC编码的原理介绍与LDPC码的性能优化方案的研究，同时比较常见的编译码算法（如基于Min-Sum算法的编译码算法、Offset-Min-Sum算法等）以及介绍改进它们的方案（如反馈调整、循环调整、过程调整、中断调整等）。第二部分将介绍硬件设计实现，主