数字集成电路复习资料.docx

第一章 数字集成电路介绍

10%?90%(t) 2.2RC 0.9RC Al1导线,使用分布RC模型，c=110aF/?m和r

第一个晶体管，Bell实验室，1947

0?90%

r 2.3RC 1.0RC =0.075?/?m

第一个集成电路，JackKilby，德州仪器，1958

摩尔定律：1965年，GordonMoore预言单个芯片

例4.1 金属导线电容 tp=0.38′RC=0.38′(0.075?/?m)′(110aF/?m)′(105?m)2=31.4ns

上晶体管的数目每18到24个月翻一番。(随时间

考虑一条布置在第一层铝上的10cm长，1?m宽的 Poly：t

p

=0.38′(150?/?m)′(88+2′54aF/?m)

呈指数增长)

铝线，计算总的电容值。 ′(105?m)2=112?s

抽象层次：器件、电路、门、功能模块和系统

平面(平行板)电容：(0.1×106?m2)×30aF/?m2 Al5：t

p

=0.38′(0.0375?/?m)′(5.2+2′12

抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。

=3pF 边缘电容： aF/?m)′(105?m)2=4.2ns

2×(0.1×106?m)×40aF/?m=8pF 总电容： 例4.9 RC与集总C

11pF现假设第二条导线布置在第一条旁边，它 假设驱动门被模拟成一个电压源，它具有一定大们之间只相隔最小允许的距离，计算其耦合电 小的电源内阻R。

s

固定成本（非重复性费用）与销售量无关；设计

容。 耦合电容：C

inter

=(0.1×106?m)×95 应用Elmore公式，总传播延时：

所花费的时间和人工；受设计复杂性、设计技术

aF/?m2=9.5pF ?

=RC

+(RC)/2 = RC

+ 0.5rcL2

D sw ww sw ww

难度以及设计人员产出率的影响；对于小批量产

材料选择：对于长互连线，铝是优先考虑的材料； 及 t

p

=0.69RC

sw

+0.38RC

ww

品，起主导作用。

多晶应当只用于局部互连；避免采用扩散导线； 其中，R

w

=rL，C

w w

=cL

w

可变成本（重复性费用）与产品的产量成正比；

先进的工艺也提供硅化的多晶和扩散层 假设一个电源内阻为1k?的驱动器驱动一条1?m

直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）

/最终测试的成品率。

一个门对噪声的灵敏度是由噪声容限NM（低电平

L

噪声容限）和NM（高电平噪声容限）来度量的。

H

为使一个数字电路能工作，噪声容限应当大于零，

接触电阻：布线层之间的转接将给导线带来额外 宽的Al1导线，此时L

crit的电阻。

crit

布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。

C采电流集聚限制R,(最小尺寸)：金属或多晶至

C

n+、p+以及金属至多晶为5~20?；通孔(金属

为2.67cm

并且越大越好。NM=V -V

H OH IH

NM=V -V

L IL OL

至金属接触)为1~5?。 第五章CMOS反相器

静态CMOS的重要特性：电压摆幅等于电源电压à

再生性保证一个受干扰的信号在通过若干逻辑级

后逐渐收敛回到额定电平中的一个。

一个门的VTC应当具有一个增益绝对值大于1的

例4.2 金属线的电阻 高噪声容限。逻辑电平与器件的相对尺寸无关à晶体管可以采用最小尺寸à无比逻辑。稳态时在

考虑一条布置在第一层铝上的10cm长，1?m宽的

过渡区(即不确定区)，该过渡区以两个有效的区

铝线。假设铝层的薄层电阻为0.075Ω/□，计算

输出和V

dd

或GND之间总存在一条具有有限电阻的

域为界，合法区域的增益应当小于1。

通路à低输出阻抗(k?)。输入阻抗较高(MOS

导线的总电阻：

理想数字门特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗

R ＝0.075Ω/□′(0.