计算机硬件系统设计（下篇，共上下2篇）.pptxVIP

;存储系统实验内容;;;实验目的;汉字字库;实验要求;参考实现：8片16K*32位ROM并发实现16*16点阵输出;实验任务：利用4片小容量ROM替换原有存储器;存储扩展实验（汉字字库）;汉字字库自动测试;;;实验目的;实验任务：MIPS存储器设计;输入输出总线控制;手动测试

对连续空间依次进行字写入，半字写入，字写入

注意测试非对齐写入，重复覆盖写入

然后进行字读出，半字读出，字读出

自动测试;;;实验目的;MIPS寄存器文件设计;MIPS寄存器文件引脚定义;寄存器文件自动测试;;;直接相联映射;直接相联映射逻辑实现;Hit/miss;;;全相联映射;全相联映射逻辑实现;

;;;组相联映射;组索引译码输出;组相联映射动态载入过程;;;实验目的;Cache硬件设计实验;Cache模块引脚分布;实验步骤（全相联为例）;;Cache槽（行）设计样例（全相联为例）;Cache性能测试;;;MIPSCPU控制器设计;MIPS指令格式;R型指令格式;I型指令格式;取指令数据通路;R型指令数据通路;Lw指令数据通路;sw指令数据通路;;;数据通路综合;单周期MIPS数据通路;R型指令数据通路建立过程;LW指令数据通路建立过程;;Beq指令数据通路建立;J型指令数据通路建立？;单周期MIPS控制器设计;;;单周期MIPS关键路径---LW指令;;多周期MIPSCPU数据通路;;多周期MIPS取指令阶段T2;;;R型指令执行状态周期T3~T4;LW指令执行状态周期T3~T5;Beq指令执行状态周期T3;多周期状态转换图;;;实验目的;核心指令集（可实现内存区域冒泡排序）;单周期MIPS参考数据通路;步骤1：构建MIPS主机通路;步骤2：设计单周期MIPS控制器;控制信号功能说明（8条核心指令集）;完善硬布线控制器内部逻辑;完善控制信号逻辑;步骤3：CPU测试;;;实验目的;24条指令;Syscall指令;步骤1：构建MIPS主机通路;单周期MIPSCPU示意图;步骤2：设计单周期MIPS控制器;控制器输出信号说明;控制器内部结构;;自动生成表达式;生成电路;步骤3：CPU测试;内存排序结果;;;实验目的;核心指令集8条（可实现内存区域冒泡排序）;多周期MIPSCPU数据通路参考;步骤1：构建多周期MIPSCPU数据通路;步骤2：设计微程序控制器;控制信号功能说明（8条核心指令集）;微程序控制器内部架构;1.完善控制器内部逻辑;2.实现微程序地址转移逻辑;构建指令状态变换图;3.根据状态图构建微程序;步骤3：CPU测试;;;实验目的;核心指令集8条（可实现内存区域冒泡排序）;多周期MIPSCPU数据通路参考;步骤1：构建多周期MIPSCPU数据通路;;控制信号功能说明（8条核心指令集）;构建指令状态变换图;设计硬布线控制器;硬布线控制器内部架构;完善硬布线控制器内部逻辑;状态机逻辑自动生成;生成状态机组合逻辑电路;步骤3：CPU测试;;;;;节拍;节拍;节拍;节拍;;节拍;指令周期方框图(数据流);;;三级时序硬布线控制器基本架构;指令周期方框图(数据流);单总线结构CPU指令周期（控制流）;;时序发生器设计;;变长指令周期三级时序状态机;三级时序硬布线控制器基本架构;单总线结构CPU指令周期（控制流）;三级时序硬布线控制器设计过程;;;单总线结构CPU指令周期（控制流）;指令执行状态转换图?状态转换表;有限状态机FSM状态转换表;现代时序系统硬布线控制器;现代时序硬布线控制器设计步骤;传统三级时序与现代时序对比;;;;单总线结构CPU指令周期（控制流）;单总线CPU微指令构造;微指令格式;节拍;节拍;lw指令微程序;sw指令微程序;01110;add指令微程序;addi指令微程序;单总线CPU微程序;;;实验目的;5条基本MIPS指令（可实现内存区域冒泡排序）;单总线结构CPU实例;单总线结构MIPSCPU数据通路Logisim实现MipsOnBusCPU-3.circ;三级时序硬布线控制器;硬布线控制器框架;第1关MIPS指令译码器设计;时序发生器状态机;第2关时序发生器状态机设计;第3关时序发生器组合逻辑（输出函数）设计;填写组合逻辑真值表（Excel表2.单总线MIPS三级时序控制器控制信号逻辑自动生成.xlsx）

左侧状态周期、节拍电位，指令译码信号，右侧是控制信号输出

自动生成

硬布线控制器组合逻辑单元子电路

Logisim的分析电路功能Project?AnalyzeCircuit

;第5关硬布线控制器设计;第6关CPU测试;;;实验目的;5条基本MIPS指令（可实现内存区域冒泡排序）;单总线结构CPU实例;单