八位十进制数字频率计设计报告.pdf

题目：

作者：

学号：

所属学院：

专业年级：

完成时间：

word格式.整理版

8位十进制数字频率计的设计

摘要

数字频率计是用数字显示被测信号频率的仪器，被测信号是方波信号。数字

频率计广泛应用于科研机构、学校、实验室、企业生产车间等场所。研究数字频

率计的设计和开发，有助于频率计功能的不断完善、性价比的提高和实用性的加

强。

本文介绍了一种自顶向下分层设计多功能数字频率计的设计方法。该频率计

采用Verilog硬件描述语言编程，以QuartusII为开发环境，极大地减少了硬件

资源的占用。数字频率计模块划分的设计具有相对独立性，可以对模块单独进行

设计、调试和修改，缩短了设计周期。所设计的Verilog语言通过仿真能够较好

的测出所给频率并且满足数字频率计的自动清零和自动测试的功能要求，具有理

论与实践意义。

关键词：Verilog;数字频率计;EDA;QuartusII

第一章EDA技术原理与概述

1.1可编程逻辑器件基本原理

[4-5]

FPGA是一种高密度的可编程逻辑器件,自从Xilinx公司1985年推

出第一片FPGA以来,FPGA的集成密度和性能提高很快,其集成密度最高达

1000万门/片以上,系统性能可达300MHz。由于FPGA器件集成度高,方便

易用,开发和上市周期短,在数字设计和电子生产中得到迅速普及和应用。

FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个概念，内部包

括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB

（InputOutputBlock）和内部连线（Interconnect）三个部分。现场可编程

门阵列（FPGA）是可编程器件。与传统逻辑电路和门阵列（如PAL，GAL

及CPLD器件）相比，FPGA具有不同的结构，FPGA利用小型查找表

（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，

触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功

能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线

互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载

word格式.整理版

编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能

以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现

的功能，FPGA允许无限次的编程。

FPGA器件优点：高密度、高速率、系列化、标准化、小型化、多功能、

低功耗、低成本，设计灵活方便，可无限次反复编程，并可现场模拟调试

验证。

1.2硬件描述语言

目前最主要的硬件描述语言是VHDL和VerilogHDL,VerilogHDL和HDL

都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL发展的较

早，语法严格，而VerilogHDL是在C语言的基础上发展起来的一种硬件描述语

言,语法较自由。VHDL和VerilogHDL两者相比，VHDL的书写规则比Verilog

烦琐一些，但verilog自由的语法也容易让少数初学者出错。VerilogHDL和VHDL

作为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的

行为和结构、支持逻辑设计中层次与范围的描述、可借用高级语言的精巧结构来

简化电路行为的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路

描述由高层到低层的综合转换、硬件描述与实现工艺无关。本设计是用的Verilog

语言来实现数字频率计的设计的，本设计将重点介绍Verilog语言。