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EDA技术题库

一．填空题

1.Verilog的根本设计单元是模块。它是由两局部组成，一局部描述接口；另一局部描述逻辑功能，即定义输入是如何影响输出的。

2.用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。

3．在case语句中至少要有一条default语句。

4.x=4’b1001,y=4’0110,那么x的4位补码为4’b1111，而y的4位的补码为4’b0110。

5.两个进程之间是并行语句。而在Always中的语句那么是顺序语句。

综合是将高层次上描述的电子系统转换为低层次上描述的电子系统，以便于系统的具体硬件实现。综合器是能自动将高层次的表述〔系统级、行为级〕转化为低层次的表述〔门级、构造级〕的计算机程序

设计输入的方式有原理图、硬件描述语言、状态图以及波形图。

8.按照仿真的电路描述级别的不同，HDL仿真器可以完成：系统级仿真，行为级仿真，RTL级仿真，门级〔时序〕仿真。按照仿真是否考虑硬件延时分类，可以分为：功能仿真和时序仿真。仿真器可分为基于元件〔逻辑门〕仿真器和基于HDL语言的仿真器

9.IP核是知识产权核或知识产权模块，在EDA技术中具有十分重要的地位。半导体产业的IP定义为用于ASIC或FPGA中的预先设计好的电路功能模块。IP分为软IP、固IP和硬IP。

10.可编程逻辑器件PLD是一种通过用户编程或配置实现所需逻辑功能的逻辑器件，也就是说用户可以根据自己的需求，通过EDA开发技术对其硬件构造和工作方式进展重构，重新设计其逻辑功能

基于与-或阵列可编程构造〔乘积项逻辑可编程构造〕、基于SRAM查找表的可编程逻辑构造

12.PLD按集成度分类：简单PLD、复杂PLD；按构造分类：基于“与-或〞阵列构造的器件、基于查找表构造的器件；从编程工艺上分类：熔丝型、反熔丝型、EPROM型、EEPROM型、SRAM型、Flash型

13.Verilog的端口模式有三种：输入端口、输出端口、双向端口，对应的端口定义关键词分别是：input、output、inout

14.Verilog中常用有两种变量：存放器型变量〔用reg定义〕、网线型变量〔用wire定义〕

15.Verilog有两种赋值方式：阻塞式赋值〔=〕、非阻塞式赋值〔=〕

16.Verilog有四种循环语句：for语句、repeat语句、while语句、forever语句17.Verilog的描述风格：RTL描述、数据流描述、行为描述、构造描述

18.从状态机的信号输出方式上分，有Mealy型和Moore型两种状态机；从状态机的描述构造上分，有单过程状态机和多过程状态机；从状态机表达方式上分，有符号化状态机和确定状态编码的状态机；从状态机编码方式上分，有顺序编码状态机、一位热码编码状态机或其他编码方式状态机。

19.四种简单逻辑器件：PROM中固定的与阵列，可编程或阵列；PLA是与阵列、或阵列都可编程；PAL中或阵列固定，与阵列可编程；GAL是或阵列、与阵列都可编程，输入局部增加了输出逻辑同单元〔OLMC〕

20.CPLD的组成构造：逻辑阵列块〔由逻辑宏单元构成〕、扩展乘积项〔共享和并联〕、可编程连线阵列、I/O控制块

21.FPGA的组成构造：逻辑阵列块LAB〔由多个逻辑宏单元构成〕、嵌入式存储器块、嵌入式硬件乘法器、I/O单元和PLL等模块。

22.某一纯组合电路输入为in1，in2和in3，输入出为out，那么该电路描述中always的事件表达式应写为always@(in1,in2,in3);假设某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always@(posedgeclk)。

23.在模块中对任务进展了定义，调用此任务，写出任务的调用mytast(f,g,m,n,p)。

taskmytast;要求：变量的传递关系如下

outputx,y;m——a，n——b，p——c，x——f，y——g

inputa,b,c;

endtask

24.if(a)out1=int1;当a=1执行out1=int1

elseout1=int2;当a=0执行out1=int2

’b10012=4’b0100，4’b10012=4’b0010。

26.下面程序中语句5、6