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北京邮电大学电子工程学院
北京邮电大学
数字电路与逻辑设计实验
学院：
班级：
姓名：
学号：
班内序号：
1
北京邮电大学电子工程学院
实验一QuartusII原理图输入法设计
一、实验目的：
(1)熟悉QuartusII原理图输入法进行电路设计和仿真。
(2)掌握QuartusII图形模块单元的生成与调
(3)熟悉实验板的使用
二、实验所用器材：
(1)计算机
(2)直流稳压电源
(3)数字系统与逻辑设计实验开发板
三、实验任务要求
(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的
半加器图形模块单元。
(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿
真验证其功能，并下载到实验板测试，要求用拨码开关设定输入
信号，发光二极管显示输出信号。
(3)用VHDL语言实现全加器。
四、实验原理图和实验波形图
1、全加器实验原理图。
2
北京邮电大学电子工程学院
2、全加器实验波形图。
五、仿真波形分析
由仿真波形可以看出，当a,b,ci有两个或者两个以上为1时，产
生进位，即co输出为1，而输出s则是当a,b,ci输入偶数个1时
为0，奇数个1时为1，满足实验原理，仿真波形正确。
3
北京邮电大学电子工程学院
实验三VHDL组合逻辑电路设计
一、实验目的：
(1)熟悉QuartusII原理图输入法进行电路设计和仿真。
(2)掌握QuartusII图形模块单元的生成与调
(3)熟悉实验板的使用
二、实验所用器材：
(1)计算机
(2)直流稳压电源
(3)数字系统与逻辑设计实验开发板
三、实验任务要求
(1)用VHDL语言设计将8421计数器，分频器和数码管译码器连
接使用，实现在指定数码管滚动显示0-9，其余数码管不亮，并
带有清零功能，并下载到实验板显示计数结果。
四、实验VHDL代码和仿真波形图
(1)VHDL代码
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityxianshiis
port(
clk,clr:instd_logic;
4
北京邮电大学电子工程学院
b:outstd_logic_vector(6downto0);
cat:outstd_logic_vector(5downto0));
endxianshi;
architectureaofxianshiis
signalctmp:std_logic_vector(3downto0);
signaltmp:integerrange0to1249999;
signalclktmp:std_logic;
signale:std_logic_vector(6downto0);
begin
p1:process(clk,clr)
begin
ifclr=0then
tmp=0;
elsifclkeventandclk=1then
iftmp=1249999then
tmp=0;clktmp=notclktmp;
else
tmp=tmp+1;
endif;
endif;
endprocessp1;
5
北京邮电大学电子工程学院
p2:process(clktmp)
beginbegin
elsif(clktmpeventandcl
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