EDAVHDL实验2011年2完整版.doc

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EDAVHDL语言实验

王振义

、简单组合电路设计

实验目的：

熟悉ispLEVER的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计。

掌握软件仿真和硬件下载测试。

实验原理

设计一个二选一的选择器，输入信号为A（1Hz）和B（8Hz），S（K1）为选择信号，开关向上拨的时候为低电平，Y（Led1）输出的是信号A，否则为高电平输出信号B。

设计一个四选一的选择器，输入信号为A（1Hz）、B（8Hz），C（K8）和D（常低）S1（K1）S2（K2）为选择信号，Y（Led1）是输出信号。

实验内容

首先利用ispLEVER完成二选一文本编辑输入和仿真测试等步骤，给出所示的仿真波形。

修改源程序设计成四选一选择器最后在实验系统上进行硬件测试，验证本项设计的功能。

参考程序：

二选一

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYmux21aIS

PORT(

A:INSTD_LOGIC;

B:INSTD_LOGIC;

S:INSTD_LOGIC;

Y:OUTSTD_LOGIC);

END;

ARCHITECTUREONEOFmux21aIS

BEGIN

Y=AWHENS=0ELSEB;

ENDONE;

四选一

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYmux41aIS

PORT(

A:INSTD_LOGIC;

B:INSTD_LOGIC;

C:INSTD_LOGIC;

D:INSTD_LOGIC;

S1:INSTD_LOGIC;

S2:INSTD_LOGIC;

Y:OUTSTD_LOGIC);

END;

ARCHITECTURETWOOFmux41aIS

BEGIN

Y=AWHENS1=0andS2=’0’ELSE

BWHENS1=1andS2=’0’ELSE

CWHENS1=0andS2=’1’ELSE

D;

ENDTWO;

提高内容：

如要设计一个8选1的选择器，如何修改程序。

用元件例化语句设计8选1选择器。

实验报告：

根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真波形图及其分析报告。

写出提高内容和参考程序不同的部分。

、用VHDL语言设计4位全加器

实验目的：

熟悉ispLEVER的ispLSI1032E芯片的引脚锁定以及硬件下载测试全过程。

熟悉利用EWB（ElectronicsWorkbench）软件的logicconverter化简表达式。

实验原理

利用EWB软件设计一个半加器。

利用RTL描述方法，设计一个半加器。

实验内容

首先列出半加器的真值表，利用Multisim根据真值表化简。

利用ispLEVER的文本编辑输入和仿真测试等步骤，给出所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。

参考程序：

设计一个半加器

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYh_adderIS

PORT(a,b:INSTD_LOGIC;

co,so:OUTSTD_LOGIC);

ENDENTITY;

ARCHITECTUREfh1OFh_adderIS

BEGIN

so=(aORb)AND(aNANDb);

co=NOT(aNANDb);

ENDARCHITECTUREfh1;

设计一个或门

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYOR2AIS

PORT(a,b:INSTD_LOGIC;

c:OUTSTD_LOGIC);

ENDENTITY;

ARCHITECTUREONEOFOR2AIS

SIGNALABC:STD_LOGIC_VECTOR(1DOWNTO0);

BEGIN

C=AORB;

ENDARCHITECTUREONE;

设计一个全加器

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYf_adderIS

PORT(ain,bin,cin:INSTD_LOGIC;

cout,sum:OU