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西安工业大学FPGA复习题及答案zwj

一、填空题

1、本课程的讲授目标：了解一种新技术EDA；掌握一种设计工具（器件：AlteraFPGA软件：QuartusII）；

掌握一种语言VerilogHDL。

2、使用QuartusII进行逻辑设计，常用的设计思想的输入方式有：原理图、HDL等。

3、高级语言C程序经过软件程序编译器形成cpu指令/数据代码流；VerilogHDL程序经过综合器形成电

路网表文件

4、CPLD是在PAL，GAL等类型器件的基础上发展起来的与或阵列型PLD器件，大多数FPGA采用了

查找表结构，其物理结构是静态存储器SRAM.。

5、JTAG边界扫描技术用于对高密度、引脚密集的器件和系统进行测试，如：CPU，DSP，ARM，PLD

等。同时，JTAG接口也被赋予了更多的功能：编程下载、在线逻辑分析。

6、使用VerilogHDL进行逻辑设计，变量的值有4种状态：0、1、x、z；

7、定义逻辑功能的几种基本方法：用assign持续赋值语句定义、用always过程块定义、调用元件（元

件例化）。

8、整数按如下方式书写：+/-sizebasevalue即+/-位宽进制数字size为对应二进制数的

宽度；base为进制；value是基于进制的数字序列。进制有如下4种表示形式：

二进制（b或B）、十进制（d或D或缺省）、十六进制（h或H）、八进制（o或O）

9、定义reg型标量型变量：regqout;//变量名qout

10、定义wire型向量：wire[7:0]databus；//databus的宽度是8位

11、在状态机设计中使用一位热码定义5种状态，并定义状态变量：

parameters0=5’b00001，s1=5’b00010，s2=5’b00100，s3=5’b01000，s4=5’b10000；

reg[4:0]state,next_state;

12、在状态机设计中使用顺序码定义5种状态，并定义状态变量：

parameters0=3’b000，s1=3’b001，s2=3’b010，s3=3’b011，s4=3’b100；

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reg[2:0]state,next_state;

一、选择题（多选）

1、成为IEEE标准的HDL有（CD）

A、ABEL-HDLB、AHDLC、VHDLD、VerilogHDL

2、QuartusII是（A）公司的（D）开发工具。A、AlteraB、XilinxC、LatticeD、

集成E、专用F、第三方

3、ModelSim是Mentor公司的出色的（C）软件，它属于编译型（C）器，速度快，功能强。

A、综合

B、编译

C、仿真、

D、布局布线

E、编程配置

4、使用Altera公司的QuartusII和FPGA器件能够进行（BEF）设计。

A、模拟电路设计

B、数字电路设计

C、PCB设计

D、高速电路设计

E、DSP设计

F、SOPC设计

5、使用VerilogHDL进行逻辑设计，端口类型有（ABC）

A、inputB、outputC、inoutD、buffer

6、使用VerilogHDL进行逻辑设计，可综合的变量类型有（ABF）

A、reg

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B、wire

C、buffer

D、string

E、double

F、integer

7、a=5`b11001;b=5`b10