ISE实现多功能数字钟设计.pdf

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一、任务要求

用FPGA器件和EDA技术实现多功能数字钟的设计。

基本功能要求：能显示小时、分钟、秒钟（时、分用7段LED显示

器，秒用LED灯）。

小时计数器为同步24进制；

要求手动校时、校分。

扩展功能要求：任意时刻闹钟；

小时显示（12/24）切换电路

自动报整点时数。

二、建立工程

在ISE14,9软件中建立名为clock的工程文件。芯片系列选择

Spatan3E,具体芯片型号选择XC3S100E,封装类型选择CP132,速度信

息选择-5。

三、原理设计

四、顶层模块设计

创建名为top_clock的文件，本设计中顶层模块用于调用各个子模块，

以及将闹钟与整点报时模块综合在内，顶层源码如下：

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moduletop_clock(

inputHchange,//24小时，12小时切换信号

inputChange,//用来进行时分和秒的显示切换

inputCLK_50,//50MHz时钟

inputnCR,EN,Clock_EN,

inputAdj_Min,Adj_Hour,Adj_Clock,//使能信号，小时分钟调时允许

信号,闹钟使能信号（拨钮开关）

output[6:0]HEX0,

outputregLed_Alarm,

outputreg[3:0]HEX//共阳极数码管对应端

);

regAlarm;

wireENM_L,ENM_H,ENH;

wire[7:0]Hour_24,TMinute,TSecond,CHour,CMinute;//中间变量声明,正

常时钟变量和闹钟时钟变量

wire[7:0]Hour_12,Display_HourT,Display_HourAdjust;

reg[3:0]bcd=4b0000;//记载数码管所要显示的数据

reg[7:0]Display_Hour,Minute;

regLD_6_RADIO;

reg[7:0]sum,counter;

supply1Vdd;

wireCP_1Hz;

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//===========分频=============

Divider50MHzU0(.CLK_50M(CLK_50),

.nCLR(nCR),

.CLK_1HzOut(CP_1Hz));//用以时钟计数的CP

defparamU0.N=25,

U0.CLK_Freq=,

U0.OUT_Freq=1;

Divider50MHzU1(.CLK_50M(CLK_50),