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基于QuartusⅡ可校时电子钟的设计

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孙浩程

摘要：本文介绍了基于Altera公司开发的QuartusⅡEDA软件，该软件功能强大且界面友好，在此基础上利用原理图和VHDL语言设计可校时的电子钟。QuartusⅡ软件具有极其丰富的功能单元，可搭接的灵活性能够满足具有复杂性和创造性的理想开发平台，本文利用QuartusⅡEDA软件设计可校时的电子钟，达到了预期的开发设计效果。该电子钟具有计时、清零、校时、报时等基本功能。

关键词：QuartusⅡEDA可校时电子钟

：TN70：A：1672-3791（2018）03（c）-0114-02

QuartusⅡ是Altera公司的綜合性PLD/FPGA开发软件，界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的EDA工具软件。支持原理图、VHDL、VerilogHDL以及AHDL（A1teraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。对于CPLD、FPGA、SOC和HardCopyASIC设计，AlteraQuartusⅡ软件在性能和效能上是业界首屈一指的软件[1-2]。本文采用QuartusⅡ来设计可校时的电子钟。

1设计原理

本多功能数字钟具有的功能有：显示时—分—秒、整点报时，可校准。根据钟表的工作机理，整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1s，当秒从59s跳转到00s时，分钟增加1分，分钟在59分跳转到00分时，小时增加1小时，小时的范围是从0～23时。本时钟实际主要由两个六进制计数器（秒十位，分十位），三个十进制计数器（秒个位，分个位，小时个位）和一个三进制计数器（小时十位）组成，6个计数器中的每一计数器的4位输出通过BCD译码器74248显示成为十进制数。

1.1部分模块设计

1.1.1对于分频模块以及计时模块

系统时钟如果采用2HZ时钟，那么要得到1HZ秒时钟信号，就要设计一个2分频的分频器；如果采用4HZ时钟，那么要得到1HZ秒时钟信号，就要设计一个4分频的分频器。本系统采用的时钟是4HZ，利用两个D触发器串联起来构成4分频器。

由功能可知，分和秒计数器应该是六十进制计数器，其中个位是十进制，十位是六进制，而时计数器应该是二十四计数器，其中个位是十进制；故采用四位二进制计数器74163即可满足要求。驱动计数器计数的时钟，是系统经过分频后的1HZ的秒时钟信号。设计图如上图1所示。

1.1.2校时模块

该功能包括两个按键，一个按键用于时间数值的调节，按住时间计数值快速向上计数，松开时恢复正常；另一个按键是模式切换键，用于切换时、分、秒三者之间的较时，模式切换键由74160和一些逻辑门电路构成，模式切换键生成顶层实体如图2所示，“MODE”按键即为较时切换按键。当按键按第一下时，输出端口“S_EN”为高电平，用于使能系统进入较秒状态，同时输出端口“SEL”输出低电平，使得系统进入快速计时状态（4HZ），方便较时；输出端口“M_EN”为高电平，用于使能系统进入较分状态；按第三次按键时，输出端口“H_EN”为高电平，用于使能系统进入较时状态；按第四次按键时，输出端口“SEL”为高电平，用于使系统恢复正常速度计时（1HZ秒计时），三个输出端口“S_EN”“M_EN”“H_EN”输出低电平，使系统恢复正常计数。

由于按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了防止这样的现象，用VHDL语言编写程序消除按键抖动。

1.1.3对于整点报时功能

某点59分50秒报时，也就是当分计数器输出“01011001”，秒计数器输出“01010000”时，系统使能一个蜂鸣器鸣叫报时。具体电路如图3下：

2结语

QuartusⅡ是Altera公司的开发软件，界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的EDA工具软件。支持原理图、VHDL、VerilogHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。本文利用该系统设计可校时的电子钟，达到了预期的开发设计效果。

参考文献

[1]张玉梅，周腾蛟，曲延华，等.QuartusⅡ仿真软件在数字电子技术教学中的应用[J].沈阳师范大学学报：自然科学版，2014，32（1）：84-87.

[2]黄聚义，潘传勇.基于QuartusⅡ的交通灯控制器设计[J].仪表技术，2013（1）：39