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《FPGA系统设计》实验报告》时序逻辑电路的设计--第1页
《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。
二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位
端的优先级较高。下图为同步锁存器的VHDL程序及模型：
《FPGA系统设计》实验报告》时序逻辑电路的设计--第1页
《FPGA系统设计》实验报告》时序逻辑电路的设计--第2页
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。下
图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。下图为简单D触发器的VHDL
模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。按
《FPGA系统设计》实验报告》时序逻辑电路的设计--第2页
《FPGA系统设计》实验报告》时序逻辑电路的设计--第3页
照有无复位、置位信号以及使能信号等，T触发器也有多
种类型。下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的
角色。为了更清晰的表示出JK触发器的工作过程，以下给
出JK触发器的真值表（如表1所示）。
表1JK触发器真值表
n+1
JKCLKQ
n
00↑Q
10↑1
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《FPGA系统设计》实验报告》时序逻辑电路的设计--第4页
01↑0
n
11↑NOTQ
n
XX↓Q
按照有无复位、置位信号，常见的JK触发器也有多种类型，
下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完
成了必做实验与选作实验。在实验的过程中，在防抖电路
处有了较大的困难。由于仿真中不存在此问题，在实际操作
中参数选择时遇到了一定的困难。在反复比对效果之后，我
《FPGA系统设计》实验报告》时序逻辑电路的设计--第4页
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确定了电路的参数，实现了防抖功能。通过这次实验，我对
时钟脉冲、计数器等有了更加深入的认识与理解。
《FPGA系统设
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