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EDA技术及应用朱正伟三四五章部分课后题答案--第1页
第三章
3-5设计一个4选1多路选择器,当选择输入信号分别取“00”、“01”、
“10”和“11”时,输出信号分别与一路输入信号相连。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMAX4_1IS
PORT(A,B,C,D,S1,S2:INSTD_LOGIC;
Y:OUTSTD_LOGIC);
ENDENTITYMAX4_1;
ARCHITECTUREHF1OFMAX4_1IS
SIGNALSS:STD_LOGIC_VECTOR(0TO1);
BEGIN
SS=S2S1;
PROCESS(SS)
BEGIN
CASESSIS
WHENOTHERS=NULL;
ENDCASE;
ENDPROCESS;
ENDHF1;
3-6设计一个7人表决电路,参加表决者7人,同意为1,不同意为
0,同意者过半则表决通过,绿指示灯亮;表决不通过则红指示灯亮。
设计思路:根据7人表决电路设计要求,7人中至少有4个通过才可以表决通过,
故可以在程序中设置一个变量TEMP,使其在表决电路中遇1则加1,遇0则加0
(设计中1表示通过,0表示不通过)。当TEMP=4时,表示表决通过,当TEMP4
时表决不通过。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYVOTE7IS
PORT(MEN:INSTD_LOGIC_VECTOR(6DOWNTO0);
OUTPUT:OUTBIT);
ENDVOTE7;
ARCHITECTUREBEHAVEOFVOTE7IS
BEGIN
PROCESS(MEN)
VARIABLETEMP:INTEGERRANGE0TO7;
BEGIN
TEMP:=0;
FORIIN0TO6LOOP
IF(MEN(I)=1)THEN
TEMP:=TEMP+1;
1/14
EDA技术及应用朱正伟三四五章部分课后题答案--第1页
EDA技术及应用朱正伟三四五章部分课后题答案--第2页
ELSE
TEMP:=TEMP;
ENDIF;
ENDLOOP;
CASETEMPIS
WHEN0TO3=OUTPUT=0;
WHEN4TO7=OUTPUT=1;
ENDCASE;
ENDPROCESS;
ENDBEHAVE;
第四章
4-6试写出4选1多路选择器VHDL描述。选择控制信号为S1和S0,
输入信号为A,B,C,D,输出信号为Y。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMUX41AIS
PORT(A,B,C,D,S0,S1:INSTD_LOGIC;--输入
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