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Allegro16.3约束规则设置

约束管理器是一个交叉的平台，以工作簿和工作表的形式在CadencePCB设计流程中用于管理所有工具的高速电

子约束。可以使用约束管理器和SigXplorerExpert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和

定制激励。

所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制

PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。

以下图为一约束设置窗口。

一、说明

先解释一下约束的类型以及约束中用到的简写名词，如下图所示：

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1、NCIs（NETCLASS）

由众多nets或者buses、differentialpairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。

2、NCC（NetClass-Class）

一般用在约束组与组之间的间距的时候使用，如下图。

3、DPr（DifferentialPairs）差分对

一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定

的差分对，再者就是由用户自己定义的差分对。

•模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCBDesign，PCBSI，SigXplores来将模型

指定给相应的元件。

•用户定义的差分对：可以在约束管理器中Net一级的对象中创建差分对，可以灵活的更改差分对命名和更改差

分对成员，但是没有模型指定差分对的精确性。

以下是设置差分对规则时，需要赋予约束的项。

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针对以上约束中用到的一些约束点进行解释说明：

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差分对的worksheets包含5个主要的约束目录：

(1)PinDelay

此值指一对网络之间管脚封装上的延迟，单位是时间ns或者长度mil。

(2)不耦合长度(UncoupledLength)

不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。若“gathercontrol”设置为ignore，则实际不

不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。若“gathercontrol”设置为“include”，包含出芯片的

这段不耦合长度。当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过

“max”时产生冲突。

(3)相位偏差(StaticPhaseTolerance)

相位偏差约束确保差分对成员在转换时是同相和同步的。实际的数值(actualvalue)从长度上或者时间上反应了差

分对成员之间的差值，当差值超出tolerance值时，就会有冲突。

(4)最小线间距(MinLineSpacing)

最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。添加的最小线间距约束值必须小于或

者等于PrimaryGap减去(-)Tolerance，并且也要小于或者等于NeckGap减去(-)Tolerance。

(5)耦合参数(CouplingParameters)

这里面包括6个部分需要设置。1、Primarygap：设置的是差分对之间的边到边理想间距，(+/-)tolerance值是允许

DiffPairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primarywidth：差分对成员的理想宽度；

3、Neckgap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的

gap包括NeckGap减去(-)Tolerance，当差分对间距小于ECSet指定给差分对网络的Minneckwidth规则值时，Neck

Gap覆盖任何PrimaryGap值，确保Neckgap不要低于任何Minlinespaing值，如果设置了(-