《数字电子技术》课件第9章.ppt

2.PROM电路的PLD表示法图9–20PROM电路的PLD表示法3.FPLA电路的PLD表示图9–21FPLA电路的PLD表示法例2试用FPLA实现例1要求的四位二进制码转换为格雷码的转换电路。解用卡诺图对表9-2进行化简，如图9-22所示，则得式中共有7个乘积项，它们是用这些乘积项表示式，可得图9–22例2化简的卡诺图图9–23例2的FPLA的阵列图4.PAL电路图9–24PAL的基本结构图9–25PAL的四种输出结构(a)专用输出结构；(b)可编程I/O结构；(c)寄存器输出结构；(d)异或型输出结构5.GAL电路(1)GAL的基本结构。①8个输入缓冲器和8个输出反馈/输入缓冲器。②8个输出逻辑宏单元OLMC和8个三态缓冲器，每个OLMC对应1个I/O引脚。③由8×8个与门构成的与阵列，共形成64个乘积项，每个与门有32个输入项，由8个输入的原变量、反变量(16)和8个反馈信号的原变量、反变量(16)组成，故可编程与阵列共有32×8×8=2048个可编程单元。④系统时钟CK和三态输出选通信号OE的输入缓冲器。图9–26GAL16V8逻辑图(a)逻辑图；(b)引脚图图9–27OLMC的内部结构(2)结构控制字。图9–28GAL的结构控制字表9–3OLMC工作模式的配置选择图9–29OLMC5种工作模式的等效电路(a)专用输入模式；图9–29OLMC5种工作模式的等效电路(b)专用输出模式；图9–29OLMC5种工作模式的等效电路(c)反馈给输出模式；图9–29OLMC5种工作模式的等效电路(d)时序电路中的组合模式；图9–29OLMC5种工作模式的等效电路(e)寄存器输出模式(3)行地址映射。图9–30GAL16V8地址映射图6.高密度可编程逻辑器件通常将集成密度大于1000个等效门/片的PLD称为高密度可编程逻辑器件(HDPLD),它包括可擦除可编程逻辑器件EPLD、复杂可编程逻辑器件CPLD和现场可编程门阵列FPGA三种类型。9.2.2PLD的开发1.可编程逻辑器件的设计过程图9–31PLD设计流程2.在系统可编程技术和边界扫描技术(1)在系统可编程技术。图9–32多个ispPLD的编程2)边界扫描测试技术。边界扫描测试技术主要用来解决芯片的测试问题。标准的边界扫描测试只需要四根信号线，能够对电路板上所有支持边界扫描的芯片内部逻辑和边界管脚进行测试。应用边界扫描技术能增强芯片、电路板甚至系统的可测试性。第九章半导体存储器和可编程逻辑器件第九章半导体存储器和可编程逻辑器件9.1半导体存储器9.2可编程逻辑器件PLD9.1半导体存储器9.1.1只读存储器ROM图9—1N字M位ROM结构图9–2二极管ROM结构图表9–1图9-2ROM的数据表9.1.2ROM在组合逻辑设计中的应用例如，在表9-1中，将输入地址A1A0视为输入变量，而将D3、D2、D1、D0视为一组输出逻辑变量，则D3、D2、D1、D0就是A1、A0的一组逻辑函数。图9-3ROM的与或阵列图(a)框图；(b)符号矩阵用ROM实现逻辑函数一般按以下步骤进行：(1)根据逻辑函数的输入、输出变量数，确定ROM容量，选择合适的ROM。(2)写出逻辑函数的最小项表达式，画出ROM阵列图。(3)根据阵列图对ROM进行编程。例1用ROM实现四位二进制码到格雷码的转换。解(1)输入是四位二进制码B3~B0，输出是四位格雷码，故选用容量为24×4的ROM。(2)列出四位二进制码转换为格雷码的真值表，如表9-2所示。由表可写出下列最小项表达式：表9–2四位二进制码转换为格雷码的真值表图9–4四位二进制码转换为四位格雷码阵列图9.1.3RO