DC-DC变换器中一种高性能振荡电路的设计 .pdfVIP

DC-DC变换器中一种高性能振荡电路的设计

摘要：采用UMC0.6μmBCD工艺，设计了一种高性能双频振荡电路，并成功地将

其应用于一款高效率、宽输入电压范围的DC-DC降压型开关变换器中。该电路作为整个芯片

的核心模块之一，采用双电容充放电技术和RS触发机制，实现方波信号高、低电平时间精确

可控。仿真结果表明，在考虑偏置电流、电源电压、温度以及MOSFET工艺波动的容差时，该

振荡器的正常工作频率和占空比的最大偏差分别为7%和5%。关键词：DC-DC变换器；

振荡器；容差

振荡器作为DC-DC变换器中的核心模块之一，要求在电源电压、温度和工艺的容差范

围内产生低偏差的振荡频率和占空比。文献[1]～[3]针对DC-DC变换器的应用提出了各自的

振荡器结构。文献[1]实现了频率选择功能，但未考虑MOSFET工艺波动对时钟信号的影响；

文献[2]采用了电阻温度补偿的方法实现了环形振荡器在所有容差下的频率稳定，但未对占空

比的容忍度进行分析；文献[3]将DC-DC变换器的外同步信号引入振荡电路，实现了宽范围内

的频率可调功能。本文在DC-DC变换器所采用的传统振荡器结构[2]基础上做了如下改

进：(1)采用双电容充放电，利用RS触发器的保持机制，实现高、低电平时间的分别

控制；(2)在电容充电电路中，引入有源负反馈，减小电源和温度对充电电流的影

响；(3)将DC-DC变换器的反馈电压引入该振荡器，以实现过载或输出短路情况下开

关频率和导通占空比的降低[4]。1振荡器电路设计与分析1.1等效架构电路振荡电

路由CLK低电平控制电路和CLK高电平控制电路两部分构成（），分别用来控制时钟信号CLK

的低、高电平时间。VCC_A和VCC_D分别由DC-DC变换器内部的模拟电源和数字电源产生，

本文设定其典型值为：VCC_A=3.3V，VCC_D=5.0V。FB为DC-DC变换器的反馈引脚，当VFB

图2为该振荡器的工作时序波形。系统上电后，电流源I1开始为电容C1充电，比较

器CMP1输出低电平（R=‘0’）；同时，电容C2两端电压不可突变，经比较器CMP3输出S=‘0’。

这将迫使触发器保持系统初态(Q=‘1’)，因此CLK保持低电平。当C1上端电压达到门限Vth1

时，CMP1输出变为高电平(R=‘1’)，触发器被复位（Q=‘0’），因此CLK跳变为高电平。

之后，NMOS管M5和电流源I2被打开，电容C1迅速放电，电容C2开始充电，使触发器再次

进入保持态直到C2上端电压到达门限Vth3。CLK端便在触发器置位→保持→复位→保持→置

位的循环机制中形成周期性的方波信号。

1.2偏置电路通常情况下，在电容充放电的振荡机制中，频率与充电电流呈线性关系，

因此，偏置电流的温度和电源压控特性直接影响振荡频率。在图3所示的偏置电路中，QB的

基极电压由普通带隙基准产生的VREF(1.25V)提供。具有正温度系数的电阻RB与Vbe的负温

度系数相抵消，产生温度系数很小的参考电流IREF，通过电流分配技术[5]为振荡器提供不

同的偏置电流。

1.3电压比较器电路比较器是振荡器中的关键电路之一，其延时对高速时钟信号的周

期有较大影响。图1中的电压比较器CMP1和CMP2的实现，在两级开环比较器的输出增加两

级推挽反向器，可以在不降低转换率的情况下提高负载驱动能力。

该比较器具有70dB以上的增益和100kHz的-3dB带宽，因此只有几十纳秒的阶跃响

应，该性能对于中心频率为340kHz的振荡器来说，可以保证频率有良好的稳定性和可控性。

1.4振荡器核心电路设计图5是图1的具体实现，其中(W/L)1=(W/L)2=(W/L)3。当

VFBVth2时，C1的充电电流为：式(1)中，R=R1+R2+R3+R4。为了减小VCC_A和温度

对I1的影响，除了采用较为精确的Triming电阻R5和R6，还加入PMOS管M2，在Q1射极端

形成有源负反馈[6]，。等效跨导为：

如果ro2gm、rogm，