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参数提取

对GDSIIdatabase进⾏gate-level寄⽣参数抽取

VIMICRO祝侃

1.Abstract

伴随着SOC技术的发展，⾃动布局布线规模不断扩⼤，同时产品的上市周期

由于市场竞争的加剧压⼒也愈来愈⼤。因此，如何提⾼⾃动布局布线设计中寄⽣

参数验证的效率成为众多IC设计者必须要考虑的重要课题。

通过引⼊calibreDRC/LVS/XRC，vimicro已经发展了⼀套提⾼⾃动布局布

线设计验证效率的⽅法，这些⽅法包括GDSII⽂件的直接处理，使⽤gate-level

寄⽣参数抽取来满⾜数字电路的时序分析验证，以及修改相应的⽂件来加速寄⽣

参数的抽取等。

2.Introduction

⾸先，在⾃动布局布线结束后，我们通常会进⾏DRC/LVS检查，然后在layouteditor(如Virtuoso)⾥修改错误，最后得到

DRC/LVSclean的GDSII⽂件。这个时候前端设计⼈员发现功能有问题进⾏了修改，要求⾃动布局布线作ECO。这样原先的

DRC/LVS检查都要重新做⼀遍。

对DRC/LVSclean的GDSII⽂件抽取寄⽣参数，然后拿这个含有寄⽣参数

的⽹表作STA，如果时序可以满⾜要求的话，就不需要做那些重复的⼯作了。

CalibrexRC可以对GDSII数据进⾏gatelevel的寄⽣参数抽取.

这样的设计流程是针对于简单的ECO改动，例如IO位置的调整，或者对为

数不多的逻辑门连接关系的修改。对于复杂的改动，还必须应⽤⾃动布局布线的ECO流程.

3.FlowDescription

1).RunhierarchicalLVS(PHDBGeneration)

执⾏hierarchicalLVS是为了对layout做器件和连接关系的抽取，并且建⽴版图和⽹表的cross-reference.

2).抽取寄⽣参数(PDBGeneration)

CalibreXRC抽取gatelevel的寄⽣参数.

3).写出⽹表(FMT)

CalibrexRC从第⼆步抽取的寄⽣参数数据中写出DSPF或SPEF⽹表.

4).静态时序分析(STA)

PrimeTime读⼊DSPF或SPEF⽹表,还有原来的verilog⽹表和celllibrary,产⽣SDF⽂件.

1).LVS-H

⾸先要RunhierarchicalLVS,就需要设定hcelllist.CalibrexRC叫做xcell.这个xcelllist跟普通的LVS使⽤的hcelllist差不多，只

是⽐LVS要更严格⼀些，需要Calibre识别出所有的standardcellsandmicroblocks.这样在第⼆步抽取寄⽣参数的时候Calibre

才知道那些出现在hcelllist⾥的

cells⾥⾯是不要抽取寄⽣参数的⽽只需要抽取topcell的连接线部分就好了.判断xcell是不是正确的，要看lvsreportfile⾥top

cell的统计结果是不是都是cells⽽没有devices.

⽐如下⾯这个结果虽然LVSclean,但是并不适合做gatelevelRCextraction.

LAYOUTCELLNAME:chip_top

SOURCECELLNAME:chip_top

INITIALNUMBERSOFOBJECTS

LayoutSourceComponentType

Ports:370370

Nets:1109811098

Instances:303303MN(4pins)

307307MP(4pins)

150150ADFULD1(7pins)

28732873ADFULDL(7pins)

⼀定要保证在toplevel的报告中看不到device才可以.

LAYOUTCELLNAME:chip_top

SOURCECELLNAME:chip_top

INITIALNUMBERSOFOBJECTS

LayoutSourceComponentType

Ports:370370

Nets:1020710207

Instances:150150ADFULD1(7pins)

28732873ADFULDL(7pins)

3333AOI33D1(9pins)

11AOI33D

2(9pins)

11AOI33D4(9pins)

LVS的