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企业管理制度时序电路的基本分析与设计办法

时序逻辑电路

时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路中必须含有具有记忆能力的存储器件。

时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。

一、时序电路的基本分析和设计方法

（一）分析步骤

根据给定的时序电路图写出下列各逻辑方程式：

（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。

将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。

根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。

根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。

【例1】分析时序电路

时钟方程：CP2?CP1?CP0?CPY?QnQn

输出方程： 1 2

2?J2

2

?

?Qn

K?Qn

101?J1

1

0

1

?Qn

K?Qn

J2200?

J

2

2

0

0

驱动方程：?

求状态方程

0

0

?Qn

K?Qn

JK触发器的特性方程：Qn?1?JQn?KQn

将各触发器的驱动方程代入，即得电路的状态方程：

?Qn?1?JQn?KQn?QnQn?QnQn?Qn

?2 22

22 1 2

1 2 1

1111101010?Qn?1?JQn?KQn?QnQn?QnQn?Qn

1

1

1

1

1

0

1

0

1

0

?Qn?1?JQn?KQn?QnQn?QnQn?Qn

?0

计算、列状态表

00 00 2 0

2 0 2

1

1

?Qn?1?Qn

?2 1

10?Qn?1?Qn

1

0

?Qn?1?Qn

?0 2

Y?QnQn

1 2

画状态图及时序图

逻辑功能

有效循环的6个状态分别是0～5这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6

个状态是按递增规律变化的，即：

000→001→011→111→110→100→000→…

所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000

开始计数，并产生输出Y＝1。

【例2】：分析图6.2.4电路的功能。

1．时钟方程：

1．时钟方程：

CP0?CP

2．激励方程：

CP1?Qn

CP2?CP

J0?Qn

J?Qn

J2?QnQn

1 0

2

K0?1

1 0

K1?1

K2?1

Q

Q0

J1

Q1

J2

Q2

Q2

CP

Q0

K1

Q1

K2

K0

J0

图6.2..4 逻辑电路图

状态方程：

Qn?1?QnQn

(CP?)

0 20

Qn?1?QnQn

(Qn?)

1 01 0

Qn?1?QnQnQn

(CP?)

2 01 2

状态转换表：

表6.2.2 状态转换表

态序

Q2

Q1

Q0

Qn+1Qn+1Qn+1

2 1 0

0

0

0

0

0 0 1

1

0

0

1

0 1 0

2

0

1

0

0 1 1

3

0

1

1

1 0 0

4

1

0

0

0 0 0

5

1

0

1

0 1 0

6

1

1

0

0 1 0

7

1

1

1

0 0 0

状态转换图：

111

111

110

101

000

001

010

100

011

图6.2.5 例状态图

逻辑功能说明：

为异步五进制加法计数器。

（二）同步时序逻辑电路的设计步骤

根据设计要求，设定状态，导出对应状态图或状态表。

状态化简。原始状态图（表）通常不是最简的，往往可以消去一些多余状态。消去多余状态的过程叫做状态化简。（输入相同时、输出相同、且转换的状态也相同的状态叫做等价状态）

状态分配，又称状态编码。

选择触发器的类型。触发器的类型选得合适，可以简化电路结构。

根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。

根据输出方程和驱动方程画出逻辑图。

检查电路能否自启动。

【例1】设计一时序电路，实现下图所示的状态图：

排列顺序：

/Y

QnQnQn

/0 /0 /0

/1000

/1

21 0

→001→010→011

↓/0110←101←100

/0 /0

由于已给出了二进制编码状态图，设计直接从第4步开始。

（1）选择触发器，求时钟方程、输出方程、状态方程

因需用3位二进制代码，选用3个CP