移位相加8位硬件乘法器设计-课程设计报告.docx

EDA 技术

课程设计报告

题目：移位相加8位硬件乘法器设计

学生：

学院（系）：信息科学与工程学院专业班级：

指导教师：

一、设计题目移位相加8位硬件乘法器设计二、设计背景

一、设计题目移位相加8位硬件乘法器设计

二、设计背景

纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器。基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用由8位加法器构成的以时序逻辑方式设计的8位乘法器，具有一定的实用价值。其乘法通过逐项移位相加来实现，从被乘数最低位开始，若为1，则乘数左移后与上次的

和相加，若为0，左移后与全0相加，直至被乘数的最高位。

三、设计内容及要求

设计内容：

设计移位相加8位硬件乘法器，完成8位被乘数A[7..0]和8位乘数B[7..0]的乘法运算，得到16位的乘法运算输出DOUT[15..0]。

设计8位移位寄存器SREG8B，当被乘数加载于SREG8B后，随时钟节拍，最低位在前，由低位至高位逐位移出。

设计与门，根据移位寄存器输出是否为1，决定输入加法器的是8位乘数还是全零。

设计8位加法器，将8位乘数或全零与16位锁存器的高8位进行相加。

设计16位锁存器REG16B，在时钟到来时，锁存来自加法器的输出至高8位，并右移低8位。

要求：1）根据系统设计要求，采用自顶向下的方法，划分系统主要模块，画出整体设计原理框图。2）根据工作原理、用硬件描述语言对设计内容实现，列出设计程序清单，给出仿真波形图和调试中存在问题及解决方法。

设计内容下载至目标芯片，在EDA的GW48型实验箱进行功能验证。

谈谈该课题的课程设计中遇到的问题，获得哪些技能和体会，以及建设性意见。

四、设计步骤和安排：

题目安排；图书馆查相关资料；

设计原理研究，总体设计；

各主要模块的VHDL设计。各模块的设计仿真分析。

(4)完成系统顶层文件设计，系统总体功能的仿真分析。

(5)将设计内容进行硬件配置，在GW48实验箱上进行调试。

(6)撰写课程设计报告、答辩并提交报告。

移位相加

移位相加8位硬件0乘法器设计

目 录

产品设计介绍 1

1.1概念： 1

1.2意义： 1

主要功能： 1

设计平台： 1

硬件平台： 1

软件平台： 1

方案设计及实现 2

系统实现原理 2

设计步骤 2

系统介绍： 2

原理框图： 2

主要模块之8位右移寄存器模块的设计 4

源代码： 4

仿真图： 5

仿真分析： 5

主要模块之8位加法寄存器模块的设计 6

源代码： 6

2.4.4仿真图 6

主要模块之选通与门模块的设计 7

源代码： 7

仿真图： 8

仿真分析： 8

主要模块之16位锁存器的设计 9

2.6.4仿真图： 10

2.6.5仿真分析： 10

系统总体仿真 11

2.7.1仿真图： 11

2.7.2仿真分析： 11

硬件调试 11

调试方法： 11

调试步骤： 11

调试结果及分析 12

心得体会及总结 12

参考文献 12

6附录 13

引脚锁定 13

功能扩展 13

0

0

1产品设计介绍

1.1概念：

该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。

1.2意义：

纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器。基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。由8位加法器构成的以时序逻辑方式设计的8位乘法器，具有一定的实用价值。其乘法通过逐项移位相加来实现，从被乘数最低位开始，若为1，则乘数左移后