AllegroPCB设计中的约束管理 .pdfVIP

AllegroPCB设计中的约束管理

AllegroPCB设计中的约束管理

本章主要介绍⼀下约束管理器的使⽤，约束管理器贯穿于原理图设计、PCB设计、仿真分析设计，这⾥主要讲述在PCB

Editor中如何使⽤约束管理器来对信号进⾏约束设置。

⼀、约束管理器概述

约束管理器是贯穿于整个PCB设计平台的⼀个对信号约束的⼯具，在整个项⽬的开发过程中，起着桥梁的作⽤。我们可以在

原理图设计阶段在约束管理器中设定约束来指导PCB设计；也可以在使⽤仿真分析⼯具仿真后，将仿真分析的拓扑添加到约

束管理器中从⽽来驱动布局、布线。

约束管理器是以表格形式为基础的⼯作表形式，所以其操作简单、运⽤灵活。它将印制电路板所有的⽹名以表格形式显⽰，不

仅使设计者对⽹名⼀⽬了然且更加⽅便地对信号设定不同的规则。对不同的规则如相对长度规则、总长度规则、曼哈顿长度规

则等分了不同的栏显⽰以⽅便⼤家的规则设定。

⼆、约束管理器

1、约束管理器的启动

在AllegroPCBDesign中，选择菜单命令Setup/ElectricalConstraint

Speadsheet或者单击Setup⼯具栏中的按钮，打开约束管理器，如图10_1所⽰。

10_1

2、约束管理器界⾯概述

1）菜单栏

约束管理器的菜单栏包括：File、Edit、Objects、Column、View、Analyze、Audit、Tools、Window及Help。

2）ElectricalConstraintSet栏

此栏主要是对电⽓规则来设定约束，包括：SignalIntergrity（信号完整性设置规则）、Timing（时序规则设置）、

Routing（布线设置）、AllConstraint（所有的约束管理）。

3）Net栏

Net栏主要对指定的⽹络来设置不同的约束规则，包括SignalIntergrity（信号完整性设置规则）、Timing（时序规则设置）、

Routing（布线设置）、CustomMeaseurement（⽤户添加规则管理）、GeneralProperties（通⽤属性设置）。

4）设计规则约束设置

包括：Electrical（电⽓规则）、Spacing（间距规则设置）、Physical（物理规则设置）、Design（设计规则设置）。

三、线的约束设置

约束管理器可以设定的规则很多，但是真正常⽤的是Net栏中Routing中的各项对布线的约束设置。包括：Wiring（线路设

置）、Impedance（阻抗设置）、Min/MaxPropagationDelays（最⼤或最⼩传输延时设置）、TotalEtchLength（总长度设

置）、DifferentialPair（差分对的设置）和RelativePropagationDelay（相对传输延时设置）。

1、创建Bus

在设定约束的时候，可以对单独的⽹络进⾏设置，也可以对⼀个Bus进⾏设置。对于在原理图设计的时候没有设计总线形式的

⽹络，也可以在约束管理器中创建⼀个Bus。⽅法如下：1、在约束管理器Net栏中选择Routing/Wiring，展开所有的⽹络列

表；2、选中要创建Bus的⽹络名，单击⿏标右键，在弹出的菜单中选择Create/Bus，如图10_2所⽰；3、在弹出的对话框中

输⼊创建的Bus名，如图10_3所⽰；4、点击“Ok”完成Bus的创建，此Bus会在约束管理器中即时显⽰。

注意：对⼀个Bus内的信号线，其布线拓扑应基本⼀致，否则，在设定约束后，布线的时候会引起匹配不当。

10_2

10_3

2、线路设置

约束管理器Net栏中选择Routing/Wiring，对线路进⾏设置。

线路设置可以对⼀个单独⽹络进⾏也可以对⼀个Bus进⾏，设置内容包括：直接调⼊电⽓规则、设置拓扑、设置分⽀长度、设

置过孔数、设置表层布线长度及设置平⾏线长度。

1）调⼊电⽓规则

在设置⽹络后⾯的ReferencedElectricalCSet栏中，⽤⿏标直接单击空⽩处，在弹出的下拉菜单中进⾏电⽓规则的选择。

2）拓扑

在设置⽹络后⾯的Topology栏中，设置拓扑结构，如图10_4所⽰。

Topology栏各项说明如下：

VerifySchedule：确认拓扑结构。Yes表⽰确认拓扑执⾏DRC检查；No表⽰不执⾏DRC检查；Clear表⽰不选择此功能。

Actual：实际值，仅可读

Margin：裕量，仅可读

Schedule：选择⼀定的拓扑结构，包括：菊花链结构（Daisy-chain）、树状结构（Minimum