《Verilog HDL数字集成电路设计原理与应用》课件第4章.ppt

第4章VerilogHDL数字逻辑电

路设计方法

Ø4.1VerilogHDL语言的设计思想和可综合特性

Ø4.2组合电路的设计

Ø4.3时序电路的设计

1Ø4.4有限同步状态机

Ø本章小结

4.1VerilogHDL语言的设计思想

和可综合特性

在数字集成电路设计过程中，设计者使用VerilogHDL

硬件描述语言进行关键性步骤的开发和设计。其基本过程

是，首先使用VerilogHDL对硬件电路进行描述性设计，利

2用EDA综合工具将其综合成一个物理电路，然后进行功能

验证、定时验证和故障覆盖验证。

与计算机软件所采用的高级程序语言(C语言)类似，

VerilogHDL是一种高级程序设计语言，程序编写较简单，

设计效率很高。然而，它们面向的对象和设计思想却完全

不同。

软件高级程序语句是对通用型处理器(如CPU)的编程，

主要是在固定硬件体系结构下的软件化程序设计。处理器

的体系结构和功能决定了可以用于编程的固定指令集，设

计人员的工作是调用这些指令，在固化的体系结构下实现