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Verilog-教程(第三版)夏闻宇-

第三部分练习题答案

1．设计一个字节（8位）的比较器，要求：比

较两个字节的大小，如a［7：0］大于b［7：

0］，则输出高电平，否则输出低电平；并改写

测试模型，使其能进行比较全面的测试。

模块源代码：

module

测试模块的源代码：

compare(out,

a,b);`timescale1ns/1ps

inputmodulet;

[7:0]a,b;reg[7:0]a;

outputreg[7:0]b;

out;regclock;

regout;wireout;

alwaysinitialbegin

@(aorb)a=0;

beginb=0;

if(ab)clock=0;

end

out=1;

else

out=0;

end

endmod

ule

仿真结果：

由图有：当a=8b=8

（即ab时），输出out为高电平；当a=8＇

b=8即ab时)，输出

out为低电平，故满足要求。

2.依然作clk_in的2分频clk_out，要求输出

时钟的相位与上面的1/2分频器的输出正好相

反。编写测试模块，给出仿真波形。

书上1/2分频器时序波形

模块源代码：测试模

块源代码：

module`timescale1ns/100ps

fdivision(re`defineclk_cycle50

set,F10M,F50modulefdivision_Top;

0K);regreset;

inputregF10M_clk;

reset,F10M;wireF500K_clk;

outputF500K;always#`clk_cycle

regF500K;F10M_clk=~F10M_clk;

reg[7:0]j;