792-测试试卷-Verilog硬件描述语言实例II.pdf

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1．请在下面的空格中填入适当的符号使其成为右图的Verilog模块。

moduleblock1(a,b,c,,);

inputa,b,;

outputd,e;

assignd=a|(b~c);

assigne=(b~c);

endmodule

图T10.1

A.abc

B.dec

C.abd

C.acd

2．Verilog语言中，if条件语句省略else时，程序综合后，。

A.产生锁存器，适合组合数字电路设计

B.不产生锁存器，适合组合数字电路设计

C.产生锁存器，适合时序数字电路设计

D.不产生锁存器，适合时序数字电路设计

【答案】1．B2．C

教师资格证持证人

该用户很懒，什么也没介绍

咨询Ta 进入空间

领域认证该用户于2024年05月08日上传了教师资格证

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