20.1.4Verilog硬件描述语言实例I - Verilog硬件描述语言实例I-2.ppt

(2)数的表示方法按进制划分，整数可以表示成十进制数，十六进制数，八进制和二进制数。Verilog中整数通常有两种表述方式，分别为十进制数和指定位数表述方式。十进制数表述方式:指定位数表述方式：用0到9的数字序列表示。位长度‘进制符号数字及a到f（十六进制）。在硬件描述语言中，x表示不定值，z表示高阻态。可以在十六进制，八进制和二进制中使用x和z，十六进制中一个x表示4位都是x，八进制中一个x表示3位都是x，二进制中则表示一位是x。z用法同理。整数的表示示例：h123F //无位长度的十六进制数o123 //无位长度的八进制数3b101 //3位二进制数5D3 //5位十进制数12hx //12位不确定数16oz //16位高阻态16b1001_0110_1111_zzzz//16位二进制数以下表示是不正确的：123af //十六进制数，缺少进制符号h在表示长数据时还可以用下划线“_”进行分割以增加程序的可读性，(3)case语句的语法结构case(表达式) 选项值1:语句1； 选项值2:语句2； 选项值3:语句3； …default:缺省语句；endcase缺省语句不是必须有的。4选1数据选择器的仿真电路图：4选1数据选择器的仿真波形图：3.仿真结果10.3.24选1数据选择器实例21.if-else语句实现的4选1数据选择器//例10.3.2modulemux4_1(out,in0,in1,in2,in3,sel);outputout;inputin0,in1,in2,in3;input[1:0]sel;regout;always@(in0orin1orin2orin3orsel)beginif(sel==2b00)out=in0;elseif(sel==2b01)out=in1;elseif(sel==2b10)out=in2;elseif(sel==2b11)out=in3;elseout=1bx;endendmodule2.程序说明(1)if条件语句除了if-else结构外，还有if-else-if结构if(表达式1) 语句1;elseif(表达式2) 语句2;elseif…else 语句n;(2)顺序块语句begin-end顺序块语句通常用来将两条或多条语句组合在一起，使其在格式上更象一条语句。begin语句1;语句2;......语句n;end顺序块有以下特点：1)块内的语句是按顺序执行的，即只有上面一条语句执行完后下面的语句才能执行。2)直到最后一条语句执行完，程序才跳出该语句块。(3)缺省项问题缺省项是可以省略的，但省略缺省项会引入锁存器，在组合逻辑电路设计中可能会带来一些问题。//例10.3.3moduleex3reg(y,a,b,c);inputa,b,c;outputy;regy,rega;always@(aorb