数字电路与逻辑设计（第四版）课件 第5--7章 常用时序逻辑电路及 MSI时序电路模块的应用；可编程逻辑器件； VHDL与数字电路设计.pptx

第5章常用时序逻辑电路及

MSI时序电路模块的应用;

5.1计数器;

按照递增规律对时钟脉冲进行计数的电路，称为加法计数器；按照递减规律对时钟脉冲进行计数的电路，称为减法计数器。在控制信号的作用下，既可以按照递增规律也可以按照递减规律对时钟脉冲进行计数的电路，称为可逆计数器。;

5.1.1同步计数器

1.同步二进制加法计数器

按照二进制数规律对时钟脉冲进行递增计数的同步电路称为同步二进制加法计数器。图5-1所示电路是由4个下降沿动作的JK触发器构成的4位同步二进制加法计数器。

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由图可以分别写出电路的各方程。;?;

根据状态方程进行计算，列出电路的状态转换表，如表5-1所示。;

根据表5-1，画出状态转换图，如图5-2所示。;

图5-3所示是该4位同步二进制加法计数器的时序图。;

在图5-1所示电路中，各个JK触发器都接成T触发器的形式。用T触发器构造m位同步二进制加法计数器的连接规律为;

2.同步二进制减法计数器

按照二进制数规律对时钟脉冲进行递减计数的同步电路称为同步二进制减法计数器。用T触发器构造m位同步二进制减法计数器的连接规律为;?;

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图5-4所示电路的方程分别如下。;

利用状态方程进行计算，列出计数器的状态转换表，如表5-2所示。图5-5所示为该计数器的状态转换图。;

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图5-4所示电路的时序图如图5-6所示。;

3.同步二进制加/减可逆计数器

将图5-1所示的同步二进制加法计数器和图5-4所示的同步二进制减法计数器合并，同时加上加/减控制信号，可以构成同步二进制加/减可逆计数器，如图5-7所示。;

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电路中各个触发器的驱动方程为

输出方程为;?;?;

图5-8为4位同步二进制加/减可逆计数器的时序图。;

4.同步十进制加法计数器

按照十进制数规律对时钟脉冲进行递增计数的同步电路称为同步十进制加法计数器。图5-9所示电路是由四个下降沿动作的JK触发器构成的同步十进制加法计数器。;

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由图5-9可以得到如下方程。;

表5-3是电路的状态转换表，图5-10为状态转换图。图5-11所示是初始状态为0000时的时序图。;

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5.同步十进制减法计数器

按照十进制数规律对时钟脉冲进行递减计数的同步电路称为同步十进制减法计数器。图5-12所示电路是由4个下降沿动作的JK触发器构成的同步十进制减法计数器。;

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由图可以写出如下方程。;

状态方程；;

表5-4和图5-13所示分别为该同步十进制减法计数器的状态转换表和状态转换图。当初始状态为0000时，时序图如图5-14所示。;

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6.同步十进制可逆计数器

将图5-9所示的同步十进制加法计数器和图5-12所示的同步十进制减法计数器合并，同时加上加/减控制信号，可以构成十进制加/减可逆计数器，如图5-15所示。;

;?;

;?;

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5.1.2异步计数器

1.异步二进制加法计数器

按照二进制数规律对时钟脉冲进行递增计数的异步电路称为异步二进制加法计数器。

图5-17所示电路是由4个下降沿动作的JK触发器构成的4位异步二进制加法计数器。;

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图5-17所示计数器的各类方程如下。;

由图5-17中可以看出，只有当CP为下降沿时，Q0才可能变化；只有当Q0由1变为0时，Q1才可能变化；只有当Q1由1变为0时，Q2才可能变化；只有当Q2由1变为0时，Q3才可能变化。因此，愈往后面，触发器状态发生变化经过的延时愈长。表5-5所示是计数器的状态转换表，表中的时钟条件栏列出了各个时钟控制信号有效与否，↓表示下降沿。;

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该计数器的状态转换图和时序图分别如图5-18和图5-19所示。在图5-19中，为了简单起见，忽略各个触发器状态变化的延时。可以看到，此时异步二进制加法计数器的时序图和图5-2所示的同步二进制加法计数器的时序图相同。实际上，如果考虑延时，两者的时序图是有所差别的。;

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2.异步二进制减法计数器

按照二进制数规律对时钟脉冲进行递减计数的异步电路称为异步二进制减法计数器。

图5-20所示电路是由4个下降沿动作的JK触发器构成的4位异步二进制减法计数器。;

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由图5-20所示电路，我们可以写出下列方程。;

表5-6所示是该计数器的状态转换表，其状态转换图和时序图分别如图5-21和图5-22所示。;

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3.异步十进制加法计数器

按照十进制数规律对时钟脉冲进行递增计数的异步电路称为异步十进制加法计数器。

图5-23所示电路是由4个下降沿动作