实验五存储器设计.pdfVIP

操千曲尔后晓声，观千剑尔后识器。——刘勰

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计算机组成原理

实验五

《》

存储器设计

实验报告

姓名：吴速碘黄紫微

学号：

班级：计算机二班

日期2015、5、25

实验五存储器设计

一、实验目的

1、掌握RAM和ROM的Verilog语言描述方法；

2、学习用宏模块的方法定制RAM和ROM。

二、实验任务

1、设计并实现一个128*16的单端口的RAM；

2、设计并实现一个128*16的ROM；

3、设计并实现一个双端口的128*16的RAM

4、设计并实现一个16*32的FIFO。

5、设计并实现正弦信号发生器，见“正弦信号发生器实验指南”。

三、实验步骤

1编写Verilog代码（见附页）

2功能仿真

1页

操千曲尔后晓声，观千剑尔后识器。——刘勰

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进行分析与综合，排除语法上的错误

建立波形仿真文件，输入激励

生成功能仿真网表

进行功能仿真，观察输出结果

3选择器件

DE2_70开发板的使用者请选择EP2C70F896C6

4绑定管脚

5下载验证

DE2_70开发板的下载:使用USB-Blaster进行下载

四、实验内容

五、实验思考题

1、分析存储器采用三态输出的原因是什么？

存储器的输出端是连接在数据总线上的。数据总线相当于一条车流频繁的大马

路，必须在绿灯条件下，车辆才能进入这条大马路，否则要撞车发生交通事故。同

理，存储器中的数据是不能随意传送到数据总线上的。例如，若数据总线上的数

据是“1”(高电平5V)，存储器中的数据是“0”(低电平0V)，两种数据若碰到一

起就会发生短路而损坏单片机。因此，存储器输出端口不仅能呈现“l”和“0”两

种状种状态，态，还应具还应具有有第第三三种状种状态态“高阻“高阻态。态。呈“高阻呈“高阻态时，输出端口相当于断开，

对数据总线不起作用，此时数据总线可被其他器件占用。当其他器件呈“高阻”态

时，存储器在片选允许和输出允许的条件下，才能将自己的数据输出到数据总线

上。

2、单端口和双端口的区别是什么？

单端口ram是ram的读写只有一个端口，同时只能读或者只能写。