用一位全加器设计8位串、并行的加法计数器.pdfVIP

好学近乎知，力行近乎仁，知耻近乎勇。——《中庸》

1.只用一个1位二进制全加器为基本元件和一些辅

助的时序电路，设计一个8位串行二进制全加器

半加器（VHDL)

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYh_adderIS

PORT(a,b:INSTD_LOGIC;

co,so:OUTSTD_LOGIC);

ENDENTITYh_adder;

ARCHITECTUREoneOFh_adderIS

BEGIN

so=NOT(aXOR(NOTb));co=aANDb;

ENDARCHITECTUREone;

D触发器（VHDL）

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYDFF1IS

好学近乎知，力行近乎仁，知耻近乎勇。——《中庸》

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;

Q:OUTSTD_LOGIC);

END;

ARCHITECTUREbhvOFDFF1IS

SIGNALQ1:STD_LOGIC;

BEGIN

PROCESS(CLK,D)

BEGIN

IFCLK=1

THENQ1=D;

ENDIF;

ENDPROCESS;

Q=Q1;

ENDbhv;

串并移位寄存器

LIBRARYIEEE;

好学近乎知，力行近乎仁，知耻近乎勇。——《中庸》

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYSHFRT1IS

PORT(CLK,LOAD:INSTD_LOGIC;

DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);

QB:OUTSTD_LOGIC);

ENDSHFRT1;

ARCHITECTUREbehavOFSHFRT1IS

BEGIN

PROCESS(CLK,LOAD)

VARIABLEREG8:STD_LOGIC_VECTOR(7DOWNTO0);

BEGIN

IFCLKEVENTANDCLK=1THEN

IFLOAD=1THENREG8:=DIN;

ELSEREG8(6DOWNTO0):=REG8(7DOWNTO1);