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基于FPGA的FIR滤波器的实现

作者：天津大学电子信息工程学院（300072）郭继昌向晖滕建辅李香萍

来源：《电子技术应用》

摘要：提出了一种采用现场可编程门阵列器件FPGA并利用窗函数法实现线性FIR数字滤波

器硬件电路的方案，并以一个十六阶低通FIR数字滤波器电路的实现为例说明了利用Xilinx公

司XC4000系列芯片的设计过程。设计的电路通过软件程序进行了验证和硬件仿真，结果表明

电路工作正确可靠，能满足设计要求。

关键词：FPGAFIR数字滤波器窗函数全加器

随着微电子技术的发展，采用现场可编程门阵列FPGA进行数字信号处理得到了飞速发展。

由于FPGA具有现场可编程的特点，可以实现专用集成电路，因此越来越受到硬件电路设计工

程师们的青睐。本文研究了基于FPGA的FIR数字低通滤波器硬件电路的实现方法。用这种方

法实现的滤波器内部电路结构透明化，并减小了体积，提高了工作效率。

１用窗函数法设计线性相位FIR滤波器的方法

傅立叶系数h(n)实际上就是数字滤波器的冲激响应。获得有限冲激响应数字滤波器的一种可

能方法就是把式（1）的无穷级数截取为有限项级数来近似，而众所周知的吉布斯现象使得直

接截取法不甚令人满意。

窗函数法是用被称为窗函数的有限加权序列{w(n)}来修正式（2）的傅立叶系数，以求得要

求的有限

选用汉宁（Hnnning)窗作为窗函数，函数如式（6）所示。

２十六阶FIR低通数字滤波器硬件电路设计

下面以一个十六阶FIR低通滤波器为例说明硬件电路的设计方法和过程。

2.1设计指标和参数提取

2.1.1设计指标

截止频率：37.5kHz

类型：低通输入数据宽度：8位

阶数：16阶输出数据宽度：16位

2.1.2参数提取

采用上面介绍的低通滤波器的频率响应函数和汉宁窗函数进行设计。计算出的符合设计指标

的线性相位16阶FIR数字低通滤波器的特性参数如下：

h[0]=h[15]=0.000000h[1]=h[14]=0.001992

h[2]=h[13]=0.008241h[3]=h[12]=0.018332

h[4]=h[11]=0.030784h[5]=h[10]=0.043353

h[6]=h[9]=0.053550h=[7]=h[8]=0.059257

2.2单元电路设计

FIR低通数字滤波器电路分为数据位扩展、并串转换器、移位寄存器组、前加单元、中间处

理单元、后处理单元以及控制单元等部分，其构成框图如图１所示。

2.2.1数据位扩展

这里所设计的FIR数字滤波器输入是8位宽的，为了防止溢出，保证电路的正常工作，这里

采用符号位扩展方法，经过符号位扩展，总的输入数据宽度为9位。

2.2.2并／串转换器

并／串转换器由9个2选1选择器和9个D触发器组成，结构十分简单，在此不再对其电路

结构赘述。其工作过程为：并／串转换器以采样速率周期地采入8位样点数据，并输出1位数

据流给后级的移位寄存器。

2.2.3移位寄存器组

寄存器组主要完成移位功

能。

2.2.4前加单元

前加单元的主要功能是将移

位寄存器输出的1位串行数据

流进行预相加，它由一位串行

加法器构成。XC4000系列芯

片具有以下两个特点：

（１）内部基本单元CLB

（可配置逻辑模块）包括三个

函数发生器，分别以F、G和

H标记。其中两个第一级的函

数发生器F和G，每个可实现

4输入的任何函数，同时它们也可以与H函数发生器组合生成五输入的任何函数。此外，CLB

还具有CLB内部连线比外部连线延时小的特点。

（２）XC4000系列提供了快速进位逻辑(CarryLogic)用来加速加法器和计数器的进位通道。

利用快速进位逻辑、加法器和计数器，在占用最小数量CLB的情况下，却具有极快的工作速

度。且该进位逻辑可以进行灵活配置，以实现任意长度的计数器和减法器。

因此，从提高芯片利用率、布线率，减小电路延时等方面考虑，必须充分利用XC4