2025年数字电子钟的设计方案..pdfVIP

饭疏食，饮水，曲肱而枕之，乐亦在其中矣。不义而富且贵，于我如浮云。——《论语》

数字电子钟的设计

数字电子钟的设计要求

1.设计一个输出电压为5V的直流稳压电源.(略

2.用555定时器设计一个秒钟脉冲发生器.(略

3.用同步十进制集成计数器20250设计一个秒钟计数器,即六十进制计数器.

4.用同步十进制集成计数器74160设计一个24/12小时计数器,通过转换开关可

实现二十四与十二进制计数值的转换.(主要分析

5.数字电子钟还具有小时校时和分钟校时的功能.

数字电子钟结构框图

数字电子钟电路是一个典型的数字电路系统,其由直流稳压电源,秒脉冲发生器,

时﹑分﹑秒计数器以及校时和显示电路组成.

24/12进制递增计数器的设计

24/12进制递增计数器是由两片74160组成的,它能够实现十二进制和二十四进

制的同步递增,功能真值表如图.

勿以恶小而为之，勿以善小而不为。——刘备

注:1.RD是异步清零端,当RD=0时,不管其他输入端的状态如何(包括时钟信号

CP,计数器输出被直接置零.

2.LD是预置数端,在RD=1的条件下,当LD=0﹑且有时钟脉冲CP的上升沿作

用时,A、B、C、D输入端的数据将分别被QA~QD所接收

3.在RD=LD=1的条件下,当使能端ET*EP=0,不管有无CP脉冲作用,计数器将

保持原有状态不变.

4.当RD=LD=EP=ET=1时,74160处于计数状态.

74160的功能分析

1.RD是异步清零端,当RD=0时,不管其他输入端的状态如何(包括时钟信号CP,

计数器输出被直接置零.

2.LD是预置数端,在RD=1的条件下,当LD=0﹑且有时钟脉冲CP的上升沿作

用时,A、B、C、D输入端的数据将分别被QA~QD所接收.

3.在RD=LD=1的条件下,当使能端ET*EP=0,不管有无CP脉冲作用,计数器将

保持原有状态不变.

4.当RD=LD=EP=ET=1时,74160处于计数状态.

24/12进制计时电路

以家为家，以乡为乡，以国为国，以天下为天下。——《管子》

个位与十位计数器均接成十进制计数形式,采用同步级联复位方式。选择十进

制的输出端和个位计数器的输出端通过与非门控制两片计数器的清零端,当计数器

的输出端状态为立即译码反馈清零,实现二十四进制递增计数;若选择十

位计数器的输出端与个位计数器的输出端经与非门控制两片计数器的清零端,当计

数器的状态为时,立即反馈清零,实现十二进制递增计

数。敲击[Q]键可实现十二进制与二十四进制递增计数器的转换。

24/12进制递增计数器的实现

个位与十位计数器均接成十进制计数形式,采用同步级联复位方式。选择十进

制的输出端和个位计数器的输出端通过与非门控制两片计数器的清零端,当计数器

的输出端状态立即译码反馈清零,实现二十四进制递增计数;若选择十

位计数器的输出端与个位计数器的输出端经与非门控制两片计数器的清零端,当计

乐民之乐者，民亦乐其乐；忧民之忧者，民亦忧其忧。——《孟子》

数器的状态为时,立即反馈清零,实现十二进制递增计数。敲击[Q]键可实

现十二进制与二十四进制递增计数器的转换。

秒/分钟计时电路

同样由两片74160组成,原理基本相同,不同的是十位计数器(C2选择