集成电路版图提取报告.docVIP

集成电路设计综合实验

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实验一：反向提取给定模块

一、实验目的

1、培养从幅员提取电路的能力

2、学习幅员设计的方法和技巧

3、复习和稳固根本的数字单元电路设计

4、学习并掌握集成电路设计流程

二、实验内容

1.反向提取给定电路模块〔如下列图1所示〕，要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的幅员，完成DRC验证。

图1电路模块幅员

实验步骤

〔如上图1所示〕提取电路图

取的电路图用模块符号绘制连接起来并分析其逻辑功能

各子模块电路原理图

5.由schematic产生symbol

6.再在cadence软件创立schematic文件并调用子模块symbol并将其各个模块连接起来构成电路原理图

7.进行仿真分析其波形是否正确

8.在cadence软件创立layout文件，严格按照工艺规那么绘制电路版

图并尽可能保证距离最小

9.进行DRC验证

四．实验原理

经过对提取出来的电路图的分析，该电路的功能为D锁存器，输入信号A为D锁存器的CLK时钟端口，输入信号B为D锁存器的输入信号D端口，输入信号C为D锁存器的使能端E0口，输出信号Q为D锁存器的输出信号。锁存器是一种对脉冲电平敏感的存储单元电路，他们可以在特定输入脉冲电平作用下改变状态。当时钟信号为低时，传输管截止，数据通过三态门经反应线和与非门后输出；当时钟信号为高时，三态门截止，输出为锁存状态，就是把信号暂存以维持某种电平状态。该D锁存器的功能是，当使能端E0为低时，电路不工作，输出为低；当使能端E0为高时，并且CLK时钟信号为低时，输出信号与输入信号B一致；当使能端E0为低时，并且CLK时钟信号为高时，输出为锁存状态，即把上一个状态暂存起来。

D锁存器真值表

E0

CLK

D

Q(n+1)

0

0

1

1

Q(n)

0

1

1

0

0

实验结果：

反向提取的schematic电路图即symbol的绘制

反向器的symbol电路图和幅员的绘制

传输门的电路图symbol和幅员的绘制

与非门的电路图symbol和幅员的绘制

三态门的电路图symbol的绘制

D锁存器的模块电路图的绘制

D锁存器的模块电路图的仿真波形

D锁存器DRC验证后幅员的绘制

实验二：二选一数字选择器

一、实验内容

设计一个CMOS结构的二选一选择器。

〔1〕根据二选一选择器功能，分析其逻辑关系。

〔2〕根据其逻辑关系，构建CMOS结构的电路图。

〔3〕利用EDA工具画出其相应幅员。

〔4〕利用几何设计规那么文件进行在线DRC验证并修改幅员。

二、实验步骤：

1.设计二选一数字选择器电路

2.在cadence软件创立schematic文件并绘制电路原理图

3.仿真波形结合原理图的功能分析波形是否正确

4.由schematic产生symbol

5.仿真并分析其波形是否正确

6.在cadence软件创立layout文件，严格按照工艺规那么绘制电路版

图并尽可能保证距离最小

7.进行DRC验证

三、实验原理

该电路图的设计使用了一个反向器和三个与非门构成，当输入信号sel为低电平时，上面的与非门输出随A变化，下面的与非门输出信号锁死为1，右侧与非门的输出随A变化；当输入信号sel为高电平时，下面的与非门输出随B变化，上面的与非门输出信号锁死为1，右侧与非门的输出随B变化即输出B；

四、实验结果：

二选一数字选择器的电路图和symbol绘制

二选一数字选择器的电路仿真