时钟设计课件.pptVIP

時鐘設計隨著FPGA器件規模的不斷增大，時鐘時延和相位偏移等已經成為影響FPGA設計的關鍵因素。正確的時鐘設計和使用至關重要。下麵以Xilinx公司的產品為例介紹時鐘設計與使用的一些技巧。7.5.1數字延遲鎖相環（DLL）應用設計在Virtex-E、Spartan-Ⅱ和Spartan-ⅡE系列器件中，Xilinx公司採用數字延遲鎖相環（DLL，DelayLockedLoop）技術進行FPGA內部的時鐘控制。通過使用FPGA內部的DLL，可以消除時鐘相位偏移、變換時鐘頻率（倍頻或分頻）和調整時鐘輸出相位。DLL基本原理見2.1.2節1.標準的CLKDLL符號圖7.5.1標準的CLKDLL符號圖中：（1）CLKIN：源時鐘輸入（SourceClockInput），DLL的輸入時鐘信號。（2）CLKFB：回饋時鐘輸入（FeedbackClockInput），DLL的時鐘回饋信號。（3）RST：複位輸入（ResetInput），DLL初始化控制信號。（4）CLK0/CLK90/CLK180/CLK270：CLKIN相移0°/90°/180°/270°的輸出信號，DLL輸出的時鐘信號。（5）CLK2X：CLKIN的2倍頻時鐘信號（2xClockOutput），DLL輸出的時鐘信號。在CLKDLLHF模式時，該輸出時鐘信號無效。（6）CLKDV：CLKIN的分頻時鐘信號（ClockDivideOutput），DLL輸出的時鐘信號。分頻係數為1.5、2、2.5、3、4、5、8和16。（7）LOCKED：DLL鎖定輸入時鐘信號的鎖定輸出信號（LockedOutput），DLL的狀態信號。在Spartan-Ⅱ系列器件中，每個DLL可以驅動兩個全局時鐘網路，通過全局時鐘網路可以消除輸入時鐘的相位偏移。DLL除了具有消除時鐘相位偏移的功能外，還具有倍頻、分頻和移相的功能。另外，DLL還可以實現時鐘鏡像（ClockMirror），即通過DLL的片外輸出和回饋輸入，消除多晶片之間的板級時鐘偏移。2.DLL設計時需要注意的問題在Spartan-Ⅱ系列器件中，為保證DLL正常工作，需要注意以下幾點：（1）DLL輸入時鐘：DLL的輸入時鐘信號應滿足器件數據手冊上的相關要求。在低頻情況下，輸入時鐘抖動應小於300ps，高頻時應小於150ps。在輸入時鐘鎖定後，應避免輸入時鐘的大幅度變化。（2）DLL輸出時鐘：DLL的輸出時鐘可以驅動OBUF、BUFG或目標邏輯單元的時鐘輸入端。在LOCKED變為有效前，DLL的輸出時鐘信號無效。在DLL設計過程中，應特別注意設定以下屬性：（1）DUTY_CYCLE_CORRECTION設為TRUE時，CLK0、CLK90、CLK180和CLK270將輸出占空比為50％的時鐘信號。設為FALSE時，CLK0、CLK90、CLK180和CLK270的輸出時鐘信號將保持與輸入時鐘信號相同的占空比。默認值為TRUE。（2）CLKDV_DIVIDE決定分頻係數，默認值為2，可設定值為1.5、2、2.5、3、4、5、8和16。（3）STARTUP_WAIT設置TRUE時，配置過程將等待DLL鎖定後完成。默認值為FALSE。（4）LOC指定DLL的位置編號，編號為0、1、2、3。DLL在器件中的位置如圖7.5.2所示。圖7.5.2DLL在器件中的位置3.DLL的應用設計例DLL的一些應用設計例如圖7.5.3～圖7.5.5所示。其中，圖7.5.3為標準的DLL應用電路。圖7.5.4為DLL無時鐘偏移和2倍頻輸出電路。圖7.5.5為DLL4倍頻輸出電路。圖7.5.3標準的DLL應用電路圖7.5.4DLL無時鐘偏移和2倍頻輸出電路圖7.5.5DLL4倍頻輸出電路7.5.2全局時鐘網路（GlobalClockNetworks）應用設計在Xilinx的Virtex-Ⅱ和Virtex-ⅡPro等系列產品中，全局時鐘網路（GlobalClockNetworks）是一種全局佈線資源，它可以保證時鐘信號到達各個目標邏輯單元的時延基本相同。不同類型的器件，全局時鐘網路在數量、性能等方面略有差異。下麵以Virtex-Ⅱ系列器件為例介紹全局時鐘網路的特性和用法。在Virtex-Ⅱ系列器件中的全局時鐘網路分佈如圖7.5.6所示，共含有16個全局時鐘網路。Virtex-Ⅱ系列器件中的全局時鐘網路不僅可以提供全局時鐘信號的最小時延，還可以實現全局時鐘信號的控制輸出和選擇輸出。圖7.5.6Virtex-Ⅱ系列器件全局時鐘網路分