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VHDL与数字系统课程设计--第1页
课程设计报告
实践课题：VHDL与数字系统课程设计
学生：XXX
指导老师：XXX、XXX
系别：电子信息与电气工程系
专业：电子科学与技术
班级：XXX
学号：XXX
VHDL与数字系统课程设计--第1页
VHDL与数字系统课程设计--第2页
一、设计任务
用VHDL设计一个简单的处理器，并完成相关的仿真测试。
.设计要求：
图1是一个处理器的原理图，它包含了一定数量的寄存器、一个复用器、一个加法/减法器（Addsub）,一个
计数器和一个控制单元。
图1简单处理器的电路图
数据传输实现过程：16位数据从DIN输入到系统中，可以通过复用器分配给R0~R7和A，复用器也允许数
据从一个寄存器传通过Bus送到另外一个寄存器。
加法和减法的实现过程：复用器先将一个数据通过总线放到寄存器A中，然后将另一个数据放到总线上，
加法/减法器对这两个数据进行运算，运算结果存入寄存器G中，G中的数据又可根据要求通过复用器转存到其
他寄存器中。
下表是该处理所支持的指令。
操作功能
mvRx,RyRx←[Ry]
mviRx,#DRx←Data
addRx,RyRx←[Rx]+[Ry]
subRx,RyRx←[Rx]-[Ry]
1）Rx←[Ry]:将寄存器Ry中的内容复制到Rx；
2）MviRx，#D：将立即数存入寄存器Rx中去。
所有指令都按9位编码（取自DIN的高9位）存储在指令存储器IR中，编编码规则为IIIXXXYYY，III表示指
令，XXX表示Rx寄存器，YYY表示Ry寄存器。立即数#D是在mvi指令存储到IR中之后，通过16位DIN输入
VHDL与数字系统课程设计--第2页
VHDL与数字系统课程设计--第3页
的。
有一些指令，如加法指令和减法指令，需要在总线上多次传输数据，因此需要多个时钟周期才能完成。控
制单元使用了一个两位计数器来区分这些指令执行的每一个阶段。当Run信号置位时，处理器开始执行DIN输
入指令。当指令执行结束后，Done信号置位，下表列出四个指令在执行过程中每一个时间段置位的控制信号。
时间
T0T1T2T3
指令
(mv):IIRRY,RX,Done
0inoutin
(mvi):IIRDIN,RX,Done
1inoutin
(add):IIRRX,ARY,GAddsubG,RX,Done
2inoutinoutin,outin
(sub):IIRRX,ARY,G,Addsub
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