《电子设计自动化（EDA）技术》课件_第5章.pptx

第5章典型逻辑电路设计;

5.1典型组合逻辑电路设计;

1．真值表

假定4-16译码电路的输入端口为A、B、C、D、G1、G2，其中，A、B、C、D送入4位被译码数，G1、G2送入器件使能信号；器件输出端口为nY，输出16位的译码结果，则4-16译码电路真值表如表5.1所示。;;;

2．程序实现

4-16译码电路的逻辑功能相对简单，通过并行语句中的条件赋值、选择赋值语句与顺序语句中的多项选择控制IF语句，都可以实现预定的译码功能，本例利用并行语句中的条件信号赋值语句实现所要求的电路，实现程序如下。;;;

3．项目创建与编译

利用上述VHDL程序创建译码电路项目，项目名称、顶层实体名称与VHDL程序名称均设置为Decoder。根据4-16译码电路的功能、逻辑复杂程度、端口数量等状况，初选MAX3000A系列的CPLD器件作为译码器的实现器件，具体器件由开发工具根据编译情况暂时指定。

图5.1所示为4-16译码电路的实现项目与编译情况。;;

4．电路仿真分析

利用QuartusII创建并编辑仿真输入文件，对完成的电路进行仿真分析。图5.2所示为电路的仿真输入文件与仿真结果波形。图中的波形编辑窗Decoder.vwf为仿真输入，其仿真栅格设置为40ns，仿真时间设置为2μs；电路的输入端口信号A、B、C、D设置为占空比1∶1的方波脉冲，周期呈倍数增加，依次为40ns、80ns、160ns与320ns；通过上述设置，能够保证在译码电路的输入端口上得到由“0000”周期性连续变化到“1111”的待译码数值。;;

图5.3所示为电路执行译码操作时的运行情况。图5.3的仿真波形中，在时间段0～320ns内，电路使能端G2、G1取得“00”值，输入端口D、C、B、A的取值构成从“0000”依次增加至“1111”的连续变化序列；相应地，译码电路Decoder的输出端口nY(nY(0)～nY(15))依次送出低电平，即依次有效。;;

5．器件、引脚分配及时间分析

根据上述分析并结合后期的制版情况，为电路选择器件EPM3032ATC44-4并指定输入输出端口引脚，重新编译。图5.4所示为电路引脚分配情况，输入位于CPLD器件上部的33～44脚，输出位于器件左侧与底部。;;

译码电路的I/O信号与引脚???具体对应关系如表5.2所示，为便于后期的制版、布线等操作，端口分布按序号依次排布。;

重新指定实现器件并编译项目后，译码电路的时间分析结果如图5.5所示。;

5.1.2编码电路

1．真值表

与译码电路对应，编码电路将数字量输入按照特定方法与规格进行二进制编码，然后送入数字系统。编码电路种类繁多，本例通过常用的16线-4线优先编码电路设计，详细介绍编码电路的描述方法与设计流程，16线-4线优先编码电路的真值表如表5.3所示。;;

2．程序实现

编码电路可通过并行语句中的条件赋值、顺序语句中的多项选择控制IF语句等语法结构实现，本例仍然利用并行语句中的条件赋值语句描述电路16线-4线优先编码电路的编码逻辑，具体程序如下。;;;

3．项目创建与编译

创建项目实现上述的编码电路，项目名称、顶层实体名称设置为Encoder，顶层实体的VHDL实现程序命名为Encoder.vhd。根据16线-4线优先编码电路的逻辑复杂程度、I/O端口数量以及要求的运算、处理速度等状况，仍然选择MAX3000A系列的CPLD器件做为编码电路的实现器件，具体器件由开发工具自动指定。;

图5.6所示为16线-4线优先编码电路的项目与编译情况。根据编译结果，QuartusII初步选择MAX3000A系列CPLD中的EPM3032ALC44-4器件实现目标编码电路，器件采用44脚PLCC封装，速度等级为4。编码电路共占用CPLD宏单元10个，占EPM3032ALC44-4宏单元总量的31%，占用器件的输入输出端口27个，占实现器件I/O端口总量的79%。;;

4．仿真分析

编码电路的仿真输入文件与仿真波形如图5.7所示。图中仿真栅格设置为40ns，仿真总时间为10us。;;

根据仿真报告，当nEI为低电平时，电路正常工作，若nI各位全为“1”，且EO置“0”，GS置“1”时，禁止译码输出，扩展片优先，电路不执行编码；若nI不全为高电平，且EO置“1”，GS置“0”时，译码输出使能，禁止扩展片，nA输出编码。若nEI为高电平，且EO置“1”，GS置“1”，此时电路不工作，nA各位全部置高电平。电路正常编码时，仿真波形如图5.8所示。;;

5．器件、引脚指定与时间分析

根据上述编译结果，结合后续的制版、测试等环节，本例指定EPM3032ATC44-4