顶层金属层工艺和钝化层工艺.pptx

第二十一讲：亚微米后段工艺制程技术

内容第四章4.2：亚微米CMOS后段工艺制程技术流程4.2.8：顶层金属层工艺4.2.9：钝化层工艺

顶层金属层工艺钝化层工艺亚微米后段工艺制程整合

顶层金属工艺：是指形成最后一层金属互连线。顶层金属需要作为电源走线，连接很长的距离，需要比较低的电阻，需要很大的宽度以支持很大的电流。顶层金属层也是三文治结构。?Ar刻蚀。PVD前用Ar离子溅射清洁表面。淀积Ti/TiN层。淀积300?Ti和500?TiN。首先通入气体Ar轰击Ti靶材，淀积Ti薄膜。再通入气体Ar和N2轰击Ti靶材，淀积TiN薄膜。Ti作为粘接层，TiN作为夹层可以改善Al的电迁移，TiN中的Ti会与Al反应生成TiAl3，TiAl3是非常稳定的物质，它可以有效的抵御电迁移现象。?顶层金属工艺

淀积AlCu金属层。利用Ar离子轰击铝靶材淀积AlCu金属层，厚度为8500?作为顶层金属互连线。顶层金属需要作为电源走线，需要比较厚的金属从而得到较低的电阻，另外它也需要很大的线宽最终应许通过很大的电流。铝合金靶材的成份为0.5%铜，1%硅及98.5%铝。掺杂硅是为了改善铝穿刺现象，掺杂0.5%铜是为了降低金属电迁移。淀积TiN层。利用Ar离子轰击Ti靶材，Ti与N2反应生成TiN，淀积350?TiN。TiN除具有改善电迁移的作用外，还作为PAD窗口蚀刻的停止层和TM光刻的防反射层。顶层金属工艺

TM（TopMetal顶层金属）光刻处理。通过微影技术将TM掩膜版上的图形转移到晶圆上，形成TM光刻胶图案，TM区域上保留光刻胶。VIA2作为TM光刻曝光对准。量测TM光刻的关键尺寸。量测TM的套刻。收集曝光之后的TM光刻与VIA2的套刻数据。检查显影后曝光的图形。顶层金属工艺

量测TM光刻的关键尺寸。量测TM的套刻。收集曝光之后的TM光刻与VIA2的套刻数据。检查显影后曝光的图形。顶层金属工艺

TM干法刻蚀。利用干法刻蚀去除没有被光刻胶覆盖的金属，保留有光刻胶区域的金属形成金属互连线。刻蚀的气体是Cl2。刻蚀最终停在氧化物上，终点侦查器会侦查到刻蚀氧化物的副产物。顶层金属工艺

去除光刻胶。利用氧气形成等离子浆分解大部分光刻胶，还要通过湿法刻蚀利用有机溶剂去除金属刻蚀残留的氯离子，因为氯离子会与空气接触形成HCl腐蚀金属。量测TM刻蚀关键尺寸。顶层金属工艺

钝化层工艺的作用：集成电路的可靠性与内部半导体器件表面的性质有密切的关系，目前大部分的集成电路采用塑料封装而非陶瓷封装，而塑料并不能很好地阻挡湿气和可移动离子。为了避免外界环境的杂质扩散进入集成电路内部对器件产生影响，必须在芯片制造的过程中淀积一层表面钝化保护膜。钝化层：由于Si3N4可以有效地阻挡水汽和可移动离子的扩散，制程工艺的最顶层是Si3N4，这层Si3N4称为钝化层，它的目的是保护芯片免受潮、划伤和粘污的影响。Si3N4是一种很好的绝缘介质，其结构致密、硬度大、介电强度高、化学稳定性好。Si3N4除了与HF反应，以及与180℃以上的热磷酸有轻微作用外，几乎不与其它酸类反应。钝化层对钠离子的作用：Si3N4对钠离子有很好的掩蔽作用，由于钠离子在Si3N4中的固溶度大于在Si和SiO2中的固溶度，所以它还有固定、提取钠离子的作用。钠位于元素周期表中的IA栏，最外层只有一个电子，钠很容易失去电子变成离子。钠离子非常小而且可以移动，钠离子很容易被MOSFET栅氧化层的界面俘获，从而影响器件的电学特性。钝化层工艺

淀积SiO2。通过PECVD淀积一层厚度约为1000?SiO2。淀积的方式是利用TEOS在400℃发生分解反应形成二氧化硅淀积层。SiO2可以保护金属，防止后续的HDP工艺损伤金属互连线。钝化层工艺

淀积PSG。通过HDPCVD淀积第一层约8000?含磷的SiO2保护层。因为HDPCVD的特点是低温，它的台阶覆盖率非常好。该层SiO2保护层可以防止水汽渗透进来，加磷的主要目的是吸附杂质。淀积Si3N4。通过PECVD淀积一层约12000?Si3N4。利用硅烷（SiH4）、N2和NH3在400℃的温度下发生化学反应形成Si3N4淀积。Si3N4的硬度高和致密性好，它可以防止机械划伤的同时也防止水汽、钠金属离子渗入。钝化层工艺

PAD窗口光刻处理。通过微影技术将PAD窗口掩膜版上的图形转移到晶圆上，形成PAD窗口光刻胶图案，非PAD窗口区域上保留光刻胶。TM作为