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可编程输入/输出单元

可编程输入/输出单元(I/O单元，IOB)是FPGA与外界电路的接口，用于完成不同的电器特性下对输入/输出信号的驱动以及匹配的要求。如今FPGA的通用管脚数目达上千个，为了FPGA在电子设备中有更多的兼容性，可编程输入/输出单元还设计了许多巧妙且非常实用的功能：通过软件的编程，可以适配不同的电器标准以及物理特性。不同器件厂商的不同系列FPGA所支持的I/O标准有所不同，常用的I/O标准大部分器件都支持单端I/O标准LVCMOS、LVTTL、HSTL、SSTL、GTL、PCI等，差分I/O标准有：LVDS、HT、LVPECL、BLVDS、差分HSTL、SSTL等。另外，通过软件编程可以配置FPGA每个接口块的不同电压标准，可支持1.8V、2.5V、3.3V等。GA的I/O口单元支持一些特殊的功能，包括可编程配置I/O口的驱动能力和上下拉电阻等。在差分信号传输中，为了使得输入或输出端能够将接收器或者驱动器的阻抗匹配，在I/O口单元增加了数控阻抗(DCI)技术，DCI还具备补偿温度变化和供电电压波动的功能。高性能的FPGA支持高级Select/IO资源，接收器的最高频率可达到11.2Gb/s。I/O口的新的功能给FPGA的应用增添了很多亮点，使得FPGA在与ASIC的对抗中显得更为灵活多变。artan-3系列FPGA的I/O口管脚都有可编程控制的上下拉电阻，可以在ISE实现过程中，通过约束管脚使其有效。

另外，还可以约束管脚的驱动电流大小，根据电平标准不同，可以支持的驱动电流值有所不同，

为了数据的稳定，还可以编程控制管脚的回转快慢，每个I/O管脚都有保持电路，在所有驱动都撤销时，管脚还会保持原来的值。

I/O管脚支持DCI，有效地降低了信号的反射，提高了信号的质量。可配置逻辑块(CLB)

可配置逻辑块是XlinxFPGA内部的基本逻辑单元，也是实现时序电路和组合逻辑的主要资源。在Altera器件中，用逻辑阵列块(LAB)代替CLB，实际上两者之间没有什么区别。CLB的实际数量和特性会根据器件的不同而不同，我们也可以理解CLB是反映FPGA规模和能力的一个重要标志。CLB以阵列形式排列在FPGA中，如图1-15所示。图1-15FPGACLB结构图在Spartan-3E中，每个CLB包括4个Slice，同时包含一个可配置开关矩阵和一些其他资源，包括多路复用器、触发器等。其中，开关矩阵不仅可以非常灵活地对其进行配置，而且提供了本CLB和别的CLB之间的灵活互连。多路复用器和触发器协助本CLB模块实现内部大量的逻辑互连。4个Slice分成两组，每组Slice按列排布，如图1-16所示，并且带有独立的进位链。左边的一组Slice主要完成逻辑和存储功能，称为SLICEM；右边的一组Slice主要完成逻辑功能，称为SLICEL。这样一来，SLICEL降低了CLB的功耗和减少了CLB的空间，同时更有利于SLICEM更好地发挥。所以每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM，如图1-16所示。图1-16Spartan-3ECLB结构图Slice是Xilinx公司定义的基本逻辑单位。一个Slice由两个4输入或者6输入查找表函数、进位逻辑和存储单元组成。不管是SLICEM还是SLICEL，都包括如下几个部分：两个4输入函数发生器(查找表函数)、两个存储单元、两个多功能选择器以及进位逻辑单元和算术逻辑单元。SLICEM还包括两个16?×?1的分布式RAM块(RAM16)和两个16位的移位寄存器SRL16。算术逻辑单元包括一个异或门和一个专用与门。一个异或门可以是一个Slice，实现2位全加操作；专用与门可以用于提高乘法器的效率。进位逻辑单元由专用进位信号和函数复用器组成，用于实现快速算术加减法操作和提高CLB的处理速度。4输入函数发生器(查找表函数)用于实现4输入LUT、分布式RAM和16位移位寄存器。数字时钟管理单元(DCM)

FPGA内部所有的同步数字逻辑都需要由时钟信号来驱动。时钟源需要从外部引入，通过专用的FPGA时钟输入管脚进入FPGA，接着传送到整个器件并连接到适当的寄存器当中。业界知名的FPGA都提供数字时钟管理模块。虽然熔丝连接技术在当今FPGA中已弃用，但是对理解新型FPGA可编程技术还是非常有用的，在这里我们仅做简单的介绍。当拿到一个基于熔丝互连技术的可编程器件时，所有的熔丝都是完好的，保持着连接的状态，参见图1-5。

此时，与门的输出一直保持为0，其原理非常的简单：当a为0时，与门输入端为0，输出必然为0；当a为1时，a的非门输出为0，与门输入端仍为0，输出必然还是0。同样的情况对于b来说也是一样的。那