《物联网理论与技术》第6章触发器及含触发器的PLD().pptVIP

第6章触发器及含触发器的PLD第一页，共六十三页。

6.1触发器概述(ɡàishù)特点两个互补的输出端Q和有两个稳定状态。可以从一个稳定状态转移到另一个稳定状态。种类J-K触发器R-S触发器D触发器T触发器含有触发器的逻辑电路称为(chēnɡwéi)时序逻辑电路，其特性结构决定了电路具有如下特征：①电路由组合电路和存储电路组成，具有对过去输入保持记忆的功能；②电路中包含反响回路，通过反响使电路功能与“时序〞相关；③电路的输出由电路当时的输入情况和状态(对过去输入记忆的结果)共同决定。第二页，共六十三页。

6.2RS触发器6.2.1根本(gēnběn)RS触发器图6-1两种不同逻辑(luójí)门组成的根本RS触发器第三页，共六十三页。

6.2.1根本(gēnběn)RS触发器表6-1或非门组成(zǔchénɡ)的根本RS触发器的真值表RSQ触发器状变100*不变010*保持置1置0不定RSQ触发器状态001101011*01不变1*10不变不定置0置1保持表6-2与非门组成(zǔchénɡ)的RS触发器的真值表第四页，共六十三页。

6.2RS触发器6.2.1根本(gēnběn)RS触发器图6-2根本(gēnběn)RS触发器的仿真波形图(a)或非门组成(zǔchénɡ)的根本RS触发器的波形图(b)与非门组成(zǔchénɡ)的根本RS触发器的波形图第五页，共六十三页。

6.2.2钟控RS触发器（a）电路结构（b）逻辑符号图6-3钟控RS触发器G2G1QSCPRG3G4QQSCPRSRQQ第六页，共六十三页。

6.2.2钟控RS触发器CPSRQnQn+1功能说明00××××0101Qn+1=Qn保持1100000101Qn+1=Qn保持1101010100Qn+1=0置01110100111Qn+1=1置1111111011*1*不允许表6-3钟控RS触发器状态(zhuàngtài)转换真值表钟控RS触发器的特性方程（6-1）第七页，共六十三页。

6.2.2钟控RS触发器图6-4RS触发器“空翻(kōnɡfān)〞波形图第八页，共六十三页。

6.2.3RS触发器的应用(yìngyòng)〔a〕图6-5开关触点抖动(dǒudòng)消除电路BVCCQR2R1ASR+5VS0VRQ开关接A后开关离开A打到B开关接B后开关离开B打到A开关接A后（b）第九页，共六十三页。

6.3D触发器6.3.1电平(diànpínɡ)触发型D触发器图6-6D触发器〔a〕电路结构〔b〕逻辑(luójí)符号表6-4D触发器真值表〔CP=1时〕（6-2）第十页，共六十三页。

6.3.1电平(diànpínɡ)触发型D触发器图6-7例6-1的电路图与时序(shíxù)波形图【例6-1】电平触发型D触发器的电路如图6-7所示，D为输入信号，CP为时钟信号，设初始状态为0，确定输出端Q的波形(bōxínɡ)。解：在CP=1时，Q输出端的信号总是和D输入信号相同；而在CP=0时，Q的输出保持原来的状态不变。故Q输出波形如图6-7所示。这可以用QuartusII来验证。第十一页，共六十三页。

6.3.2边沿(biānyán)触发型D触发器QDCP1DC1DCP1DC1（a）上升沿触发（b）下降沿触发图6-8边沿D触发器逻辑符号QQ第十二页，共六十三页。

6.3.2边沿(biānyán)触发型D触发器Q图6-974LS74结构图图6-107474的内部结构带异步清零端和异步置1端的(duāndì)边沿D触第十三页，共六十三页。

6.3.2边沿(biānyán)触发型D触发器Q【例6-2】图6-11中为上升沿触发型D触发器的输入信号和时钟脉冲波形，设触发器的初始状态为0，确定输出信号Q的波形。解：把握边沿触发型D触发器工作特性的关键是，确认每个时钟脉冲CP上升沿之后的输出状态等于(děngyú)该上升沿前一瞬间D信号的状态，此状态将保持到下一个时